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VHDL 如何连接 SV 组端口数组？

综合与实现已闭环原帖 9 个回答 · 467 次浏览|器件：Vivado 2018.3（错误码：Synth 8-658）

一句话结论：建议改用可综合此类数组的 Synplify Pro

现象

Vivado 综合报端口类型不匹配 [Synth 8-658]

根因

帖中称 Vivado 2018.3 无法综合端口为 STD_LOGIC 数组或 STD_LOGIC_VECTOR 数组的 SV/VHDL 文件

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E000073zo4vSAA/i-have-a-project-that-has-a-system-verilog-file-

Vivado 报错词典解读

这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：

ERROR: [Synth 8-658]
VHDL 实例化 SV 组件时数组端口类型不匹配

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相关标签：Vivado · SystemVerilog · VHDL · Synplify

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