封装与引脚约束已闭环原帖 9 个回答 · 776 次浏览|器件：原帖未注明
一句话结论：差分时钟只需对P端约束时钟频率，N端默认处理
差分时钟输入在约束文件中只显示为单个输入端口，用户不确定如何约束P/N两端
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHtQVSA0/differential-clock-constraint-file-problem
相关标签：differential_clock · create_clock · constraints · I/O
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