封装与引脚约束已闭环原帖 4 个回答 · 227 次浏览|器件：Vivado / Alveo V80
一句话结论：通过I/O Ports选GT refclk LOC，并用CIPS生成100MHz时钟作dclk
写设备镜像失败，示例工程中dclk缺少LOC约束
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00000mBms8KAC/10g25g-ethernet-example-design-targeted-for-v80-
相关标签：V80 · Ethernet · LOC · dclk
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