封装与引脚约束社区未闭环原帖 2 个回答 · 179 次浏览|器件：ZCU106 / XCZU7EV-FFVC1156 / Vivado（错误码：DRC RTSTAT-1, DRC RTSTAT-2, Vivado 12-1345）
一句话结论：建议对相关IBUF_OUT网络设置CLOCK_DEDICATED_ROUTE FALSE，但根因未确认
实现成功但Bitgen因DRC报未布线和部分布线网络错误而无法运行
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D5Pd00000njgoAKAQ/i-am-currently-porting-a-design-originally-imple
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Zynq UltraScale+ / MPSoC →相关标签：ZCU106 · Vivado · DRC · Bitgen
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