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VCU TRD 2018.3 实现时序不满足

时序与实现社区未闭环原帖 9 个回答 · 437 次浏览|器件：Vivado 2018.3 / ZCU106 VCU TRD

一句话结论：问题未解决，官方仍在调查中

现象

vcu_trd_proj.tcl 实现阶段 clk_out2_vcu_trd_clk_wiz 路径时序违例

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hplIZSAY/v20183-vcu-trd-vivado-build-of-vcutrdprojtcl-fai

相关资料

该问题涉及的器件系列（点进去看同系列其他踩坑记录）：

Zynq UltraScale+ / MPSoC →
ISE 14.7 MAP报错place:543资源未满却无法布局xocc双时钟内核时序不满足导致自动降频失败Spartan-6 LX9 MCB_DDR3_rzq 的 LOC 约束 K7 无效报错

相关标签：VCU TRD · timing · Vivado · ZCU106

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