时序与实现已闭环原帖 7 个回答 · 526 次浏览|器件：Vivado 2018.2 / ZedBoard
一句话结论：不应靠改XDC频率掩盖问题，应修改设计满足时序
Vivado 2018.2实现后WNS为负，用户想把XDC中100MHz改为96MHz来修正
XDC频率必须真实反映送入FPGA的时钟；填错信息工具仍会生成bit文件但硬件可能不可靠，正确做法是改设计（如加流水线寄存器）
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006qbjHpSAI/hellois-lowering-the-working-frequency-in-the-xd
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Zynq-7000 →相关标签：WNS · XDC · timing closure · pipeline
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