封装与引脚约束已闭环原帖 9 个回答 · 604 次浏览|器件：Vivado
一句话结论：在primitive cell上添加BEL/LOC属性可生效
Vivado忽略Verilog属性LOC约束，LUT默认实现到slice X0Y1
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpk5aSAA/loc-constraint-from-verilog-code-issue
相关标签：Vivado · LOC · Verilog · LUT
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