fpga.love
EN App
知识库›AMD 社区问答速查›SRIO example design 的 ILA 用 log_clk 无法查看

SRIO example design 的 ILA 用 log_clk 无法查看波形

JTAG 与下载器已闭环原帖 8 个回答 · 753 次浏览|器件：SRIO IP 核 example design / HARDWARE MANAGER

一句话结论：log_clk 疑似未产生，换稳定时钟后 ILA 可查看波形

现象

烧写后 HARDWARE MANAGER 出现 warning，ILA 波形无法查看

根因

帖中推测 log_clk 未产生，不能作为 ILA 采样时钟；换用其他时钟后波形可查看

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E000075cHQ6SAM/%E5%88%A9%E7%94%A8srio%E7%9A%84ip%E6%A0%B8%E7%9A

相关资料

Vitis串口Hello World无法在Teraterm显示Spartan-6 能否不用 JTAG 直接配置 XCF32P PROM？WSL 下 JTAG 运行报段错误如何解决？

相关标签：SRIO · ILA · log_clk · IBERT

就这个问题继续问 AI → ← 返回 AMD 社区问答速查