时序与实现社区未闭环原帖 2 个回答 · 402 次浏览|器件：xcvu440 / synplify_premier / Vivado
一句话结论：问题未定位，需进一步排查CDC约束与false path设置
同一网表生成的两个bit文件时序均满足，但一个内核每次都能启动，另一个每次都失败
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hplBxSAI/what-could-be-the-possible-reasons-for-two-bit-v
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Virtex UltraScale+ →相关标签：CDC · bitstream · timing · false_path
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