UltraScale+ / MPSoC社区未闭环原帖 3 个回答 · 783 次浏览|器件：ZCU104 / Vitis 2021.1（错误码：SYSTEM_LINK 82-38）
一句话结论：平台时钟ID需与DPU-TRD的prj_config_104_2dpu中[clock]段匹配
按DPU-TRD链接dpu.xo时报clk_out3 id应为6而非3的错误
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006mj02ESAQ/dpu-error-in-vitistutorials-02edgeaizcu104-clkou
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Zynq UltraScale+ / MPSoC →相关标签：DPU · Vitis · ZCU104 · clock_id
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