Block Design 与 IP Integrator社区未闭环原帖 9 个回答 · 427 次浏览|器件:Vivado 2020.2 / VCS 2019.06-SP1-1(错误码:SIMERR_PORTMISMATCH)
一句话结论:帖中未给出结论,仅提问是否需调整 compile_simlib 选项
编译仿真库后运行 Microblaze 行为仿真报 subtype mismatch 错误
帖中未明确
本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006micUKSAY/i-am-unable-to-run-behavioural-simulations-on-th
相关标签:Vivado · VCS · MicroBlaze · compile_simlib
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