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知识库›AMD 社区问答速查›AXI Ethernet GTX CLK 经 Clocking Wizard 出

AXI Ethernet GTX CLK 经 Clocking Wizard 出现 hold 时序违例如何解决

时序与实现社区未闭环原帖 9 个回答 · 197 次浏览|器件：Vivado / AXI Ethernet Subsystem IP / ZYNQ PS

一句话结论：根因未确定，需补充时序报告并检查时钟约束与连接

现象

GTX CLK 由 Clocking Wizard 驱动，存在 hold 时序违例，且仅涉及 1 条路径

根因

帖中未明确

可尝试的处理步骤

参考 UG906 进行时序收敛
打开违例路径，分别对 setup 和 hold 做该路径的时序分析并分享完整报告
尝试 Vivado Implementation 中不同的策略，参考 UG904 和 UG835
检查并解决 methodology/check timing 问题
确认 clk_in1 作为顶层端口需连接到 FPGA 时钟 capable 引脚，并提供 create_clock 约束（频率应与振荡器输入 FPGA 的时钟一致）

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008rCIgNSAW/hi-team-i-m-working-on-axi-ethernet-subsystem-ip

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相关标签：AXI Ethernet · GTX CLK · hold violation · timing closure

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