封装与引脚约束社区未闭环原帖 1 个回答 · 631 次浏览|器件：Zedboard
一句话结论：按UART位于PS还是PL选择正确配置方式
添加axi_uartlite后引脚约束报错，提示未约束端口
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E000073xP1OSAU/%E6%B7%BB%E5%8A%A0axiuartlite-ip%E6%A0%B8%E5%90%
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Zynq-7000 →相关标签：axi_uartlite · Zedboard · xdc · Zynq
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