Block Design 与 IP Integrator已闭环原帖 8 个回答 · 774 次浏览|器件：Vivado 2022.1 / MIPI CSI Rx 5.1
一句话结论：提问者通过考虑时钟传播并修改时钟源点设置解决了问题
/phy 报错 core_clk 配置为 100000000 Hz，需接 200 MHz 时钟
帖中未明确；提问者称从 2020.2 升级到 2022.1 后时钟传播被破坏，考虑传播并修改时钟源点设置后解决
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00005UBShDSAX/how-to-resolve-phy-error-coreclk-of-phy-mipi-dph
相关标签：MIPI D-PHY · core_clk · Vivado · block design
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