时序与实现社区未闭环原帖 9 个回答 · 299 次浏览|器件：ISE 14.7 / Aurora 64B66B v7.3
一句话结论：疑似IP示例设计缺陷，帖中无官方结论
width_conversion.vhd中datavalid_neg_r由上升沿信号驱动却用下降沿时钟，导致时序不满足
帖中未明确，提问者怀疑是IP错误且该寄存器无复位被放入不同slice
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007Uly6jSAB/in-ise-147-aurora-64b66b-v73-ip-example-design-i
相关标签：Aurora 64B66B · ISE 14.7 · timing · VHDL
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