封装与引脚约束已闭环原帖 个回答 · 585 次浏览|器件：Artix-7 xc7a100tfgg484 / Vivado 2020.2
一句话结论：Artix-7不支持将IBERT IP集成到现有设计，UltraScale系列可用In-System IBERT
在工程中实例化IBERT示例设计时出现两个错误，均指向count_ones_zeros_pblock
IBERT设计仅作为Example Design独立运行，无法加入现有设计，也不支持单设计多实例
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006RwMgCSAV/i-am-using-artix7-xc7a100tfgg484-fpga-and-vivado
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Artix-7 →相关标签：IBERT · Artix-7 · Vivado · In-System IBERT
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