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Zynq 开发

PS/PL、AXI、DMA、中断、裸机、启动镜像
本类聚合知识库与社区速查里的相关内容，按主题相关度排序，点击任意一条进入正文 · 共 351 条

Verilog 基础 Vivado 工具 Zynq 开发 Linux 驱动国产 FPGA 选型与工具

100MHz下AXI VDMA最大分辨率与帧率是多少

帧率取决于数据位宽、DRAM与总线时钟等，需自行做总线性能计算或实测

10G/25G PCS/PMA接MCDMA在Petalinux下失败

Petalinux驱动仅支持xxvEthernet接DMA，不支持MAC-less方案

3-TAP相机经VDMA显示图像异常如何排查？

3-TAP数据未拆分导致只显示1/3图像，拆分后完整显示

3路AXI VDMA配MIG 7与DDR3带宽不足如何配置

带宽需求需按读写双倍计算，约为8 Gbps

7 Series FPGAs Transceivers Wizard 为何无法加入 Block Design？

收发器 Wizard 与 IBERT 需走 RTL/IP Catalog 流程，不能加入 Block Design。

7K75T SPIx4升级软件烧写flash后无法启动

SPIx4下升级软件烧写flash后启动失败，根因未确定

A53与R5共享内存数据不更新如何解决

关闭两侧cache后共享内存通信可用，但原因未明

ARM Socrates生成的IPXACT文件无法被Vivado识别？

帖中未给出明确原因或解决方案

AXI DMA循环BD模式TDESC示例0x50是否文档错误？

确认是文档错误，将提交文档修改请求

AXI GPIO 点灯工程约束文件报错怎么写

需在 xdc 中按 bank 的 Vcco 为 LED 引脚设置对应 LVCMOS IO 标准

AXI Interconnect 启用 Outer 寄存器切片后数据宽度转换配置失败

启用 Outer 寄存器切片会导致宽度转换配置错误，验证失败但实现正常

AXI Interconnect 报 AWUSER_WIDTH 不匹配警告怎么办？

该问题为已知问题，建议改用 SmartConnect

AXI Interconnect或AXI2APB能否用超时防止软件崩溃

AXI Interconnect无超时机制，需用ATB、AXI Firewall或ePort Timeout Block；AXI2APB超时可返回SLVERR

AXI Stream Combiner 合并两路16位数据只输出一路怎么办

需确认tvalid连接并在各AXIS接口加ILA排查

AXI VDMA通过HDMI显示图像出现间歇性异常，是缓存问题吗？

根因未确认，回答者推测为带宽与时钟树问题

AXI4 Stream Combiner IP 的 TREADY 逻辑疑问

缓冲填满 17 个样本后 slave TREADY 才拉低，属正常行为

AXI4-Stream互联仅M00输出流，如何让其他主接口收数据

Broadcaster实现已修复，但帖中未说明具体修复方法

Alveo U50 PCIe DMA 下 AXI-Lite 访问用户逻辑失败

问题未定位，建议查 BAR0、用 ILA 探测并试 example design

Basys3上AXI DMA初始化失败如何排查

帖中未给出根因与解决方案

Block Design 中加 slice 用 11 线中 10 线验证报错

发帖人未能复现该错误，需提供 write_bd_tcl 脚本进一步排查

Block Design中AXI ID/USER信号位宽不匹配如何解决？

改用Verilog后该位宽不匹配问题在2024.2中解决

Block design 时序不满足要求如何排查？

Validate design 不检查时序，需在综合/实现后运行时序报告定位违例路径

BoardUI.exe 配置 VCU128 报 UnicodeEncodeError 如何解决？

问题未解决，需参考类似帖 workaround 并检查系统日期时间格式

BootROM执行期间500MHz限制何时可解除？

BootROM执行完毕移交控制权后才可改变频率

CSU DMA 挂起导致 AES 传输超时如何解决

改用 Vitis GUI 生成的使用 OCM 的示例后问题消失

CloudShare课程实验找不到用户IP zip文件

重新登录后实验文件可见，问题解决

DMA PL到PS传输约5包后TREADY拉低

问题未解决，帖中无明确根因

DP RX 1.4示例设计EDID读取错误

问题未解决，怀疑2020.2 HDL缺陷但无定论

DPU两个数据端口接同一MPSoC端口会有问题吗

可以工作但可能出现性能问题，具体原因帖中未详细说明

DPU链接时clk_out3时钟ID应为6还是3？

平台时钟ID需与DPU-TRD的prj_config_104_2dpu中[clock]段匹配

E310 FPGA工程IP核锁定致Wrapper与FSBL失败

换用Vivado 2019.1+UHD 4.2.0.0解决IP锁定与Wrapper问题，FSBL问题仍存在

FLASH启动时BOOTROM是否校验FSBL完整性

FSBL的checksum似乎未生成，BOOTROM无对应错误码可报

FMCOMMS2 HDL工程迁移到KV260报错

帖中未给出根因或解决方案

FSBL_PPK_FAILURE_ERROR 是什么问题？

BOOTROM 验证 FSBL PPK 失败，根因尚未确定

FSBL向BL31交接失败报invalid handoff结构

合并.bd文件可解决部分交接问题，但2023.2下错误仍可能复现

GMII转RGMII IP使用时出现保持时间违例怎么办

回答建议先判断两时钟关系，异步用同步器或异步FIFO，同源不同相用同步FIFO

HLS 综合 v_tpg 时报 assert.h 找不到

建议打补丁并确认已安装 gcc，根因未确认

HSM模式下bootgen加密uboot/atf/image.ub后ZynqMP无法启动

帖中未给出HSM模式加密uboot/atf/image.ub的可行方法或结论

HTG_ZRF16_49DR板用Petalinux生成的BOOT.BIN无法启动

仅2020.1版zcu216 BSP可启动该ES样片板卡

IBERT PS-GTR流程报错无法检测ELF文件

移除SD卡后FSBL被识别，串行链路均报告Locked

ILA无法捕获信号且未检测到debug hub

需确保dbg_hub时钟自由运行，可先运行PS程序激活PL_clk

ILA时钟接GT的rxoutclk_out报未布线错误

GT的RXOUTCLK需经BUFG_GT输出后再驱动ILA时钟

IMX219 RAW8 在 ZU3EG MIPI CSI-2 RX 采集失败 video pipe broken

DTSI 格式已修正但仍报错，D-PHY 未初始化，根因未确认

IPI中AXI互联参数传播错误如何解决

帖中未给出解决方案，仅描述了问题现象

KCU105上AXI DMA与AXI Ethernet(SGMII)集成后无数据传输

帖中未给出结论，问题仍未解决

KR260视频管线DMA导致petalinux挂起

问题未解决，仅收集了启动日志与工程信息

KV260上OpenCV显示图像报Qt xcb插件错误

帖中未给出解决方案，问题未解决

KV260独立设计中如何驱动AR1335摄像头

裸机设计需AR1335独立驱动，帖中未给出可用方案

Kria KD240 无法启动 JTAG 调试，FSBL 退出断点超时

KD240 默认面向 Linux 开发，传统 JTAG 调试需硬选 JTAG 启动模式，帖中未给出最终解决结论

Kria KV260 USB端口全部失效如何解决？

重新烧录SD卡可临时恢复，但关机重启后问题可能复现

Linux内核如何修改安全寄存器intfpdcci_intfpdmain_ib_aw_b？

帖中未给出可用的修改方法，问题未解决

Linux用户态用CDMA从DDR传数据到PL寄存器映射时mmap报Operation not permitted

关闭CONFIG_STRICT_DEVMEM可解决mmap权限错误，CDMA传输失败仍未解决

MDM 3.2 IP仿真启动失败如何解决？

C_M_AXI_ADDR_WIDTH与C_ADDR_SIZE位宽不匹配导致展开失败

MIO配置LVCMOS33但供电1.8V会否影响数据捕获

1.8V低于LVCMOS33的VIHmin 2.0V，预计无法正常工作

MIPI CSI-2 IP综合后时钟接地怎么办？

最终确认为用户自身设置错误，非Vivado问题

MIPI CSI-2 RX 的 Strobe 端口 ADVWIZIO-2 报错如何解决

建议按数据手册核对 IO 位置规则，尤其是 BITSLICE0 相关约束

MIPI CSI2 RX在Vivado 2023.2实现报Place 30-687

引脚分配看似无误，疑为设计或版本迁移相关问题，建议禁用增量流程或重建设计

MIPI CSI2 RX子系统实现报Place 30-687错误

将bg1_pin0_nc引出到引脚后布局布线完成

MIPI D-PHY core_clk 100MHz 报错如何解决？

提问者通过考虑时钟传播并修改时钟源点设置解决了问题

MIPI DPHY IP接收输出全为0如何排查

需确认DPHY初始化完成并检查时钟，帖中未给出最终结论

MIPI DSI TX IP 生成比特流报错如何解决？

改为 Shared Logic in core 并接 200 MHz 时钟后比特流生成成功

MIPI差分端口报单端LVCMOS18错误如何解决

Zynq 7000需仿真MIPI D-PHY，HS改HSTL/LVDS、LP改LVCMOS12

MPSoC PL_clk1输出124.998MHz导致Validate-Design失败如何解决

通过修正REF_CLK小数精度或手动编辑MPSoC属性可解决频率不匹配

MicroBlaze与AXI互联时钟频率不匹配如何解决

需统一两侧时钟频率或用异步FIFO跨时钟域

ModelSim独立仿真报v_tpg实例化失败

补丁不适用2022.2，从Vivado内启动ModelSim可规避该问题

NOC2/LPDDR5设计生成输出产物失败如何解决

补充缺失库文件后可在Ubuntu 24.04下成功构建

Nexys A7-100T 添加 PMOD 报 BOARD_PART_PIN 错误

需使 I/O 设置与所选 Nexys A7-100T 板文件一致

OpenAMP echo-test在zynq7000上报carveout不匹配错误

按建议修改设备树与链接脚本后错误依旧，问题未解决

PCIe示例设计中DMA读写失败如何配置

问题未解决，仅确认器件与默认IP配置

PDI编程失败PLM Error Major 0x326 Minor 0x1

疑似PDI目标器件与实际器件不匹配，需比对id_code

PMUFW 2022.2 二进制导致 FSBL 初始化 PMU 失败

更换 PMUFW 版本后问题依旧，根因未确定

PR经JTAG成功但经PS PCAP失败

字节序不匹配导致PS PCAP加载PR失败，修正后解决

PS DDR3L故障时能否用PL侧DDR3L辅助QSPI启动？

帖中仅提及多级启动思路，未给出具体配置方法

PS中修改FCLK_CLK0频率为何硬件时钟不变

约束不设定时钟周期，PS时钟需在PS侧配置，但问题最终未解决

PYNQ Z2/ZYBO7能否通过HDMI输入输出音频？

Xilinx IP可收发音频，但需带transceiver的器件，如ZC706配外部FMC卡

PetaLinux 2020.2 构建 Zybo 时 xsa.xml 解析失败如何解决？

问题未解决，仍需找到并分析 xsa.xml 或确认 xsa 文件正确性

PetaLinux 2020.2 构建 Zynq 7045 时 glibc 版本不匹配怎么办？

需在受支持的操作系统上构建，避免 glibc 版本不匹配。

PetaLinux 2021.1 构建内核元数据报错如何解决

帖中仅重复报错信息，未给出根因或解决方案

PetaLinux 2023.2 构建 Zynq7000 FSBL 报错

需在 petalinuxbsp.conf 和 system-user.dtsi 中指定 axi_uart16550_0 为控制台

PetaLinux 2024.2 输出 I2S 音频报 Write error -5 如何排查？

问题出在自定义声卡驱动，修复后 I2S 数据正常输出

PetaLinux 2025.2 构建 FSBL 和 PMU 固件失败

该问题已在 Git 仓库中修复，更新后构建正常

PetaLinux 保留内存 reg 属性报错如何解决

建议按 #address-cells/#size-cells 为 2 的格式改写 reg 后重试

PetaLinux加载dma-pl330驱动后挂起

需确认SDHC接口并注意PL330驱动不适用于AXI DMA

PetaLinux镜像上板启动报cp_kernel2ram未定义

在petalinux-config中将boot image的存储介质正确配置为SD卡即可解决

Petalinux 2018.3 构建的 ZCU102 镜像无法连接以太网

建议用 BSP 直接生成镜像验证以太网 link

Petalinux 2021 升级后摄像头报 no vdma channel found 且 HDMI 无数据如何解决

建议用 framebuffer write 替代 VDMA 以解决该问题

Petalinux 制作 Squashfs 根文件系统后启动内核 panic 如何解决

按上述配置仍出现内核 panic，帖中未给出解决结论

Petalinux 构建 FSBL 编译报错而 Vitis 正常？

提问者未给出根因，回答者建议改用 -D 编译选项而非补丁

Petalinux-2019.2 下 ZCU111 能否用 Lttng 追踪？

帖中未给出结论，Lttng 追踪是否可行未明确

Petalinux构建PMU固件时找不到xcsi.h

加入视频处理子系统后PMU固件构建失败，根因未确认

Petalinux构建报错exit code 137是什么原因？

退出码137为内存不足，需确认构建时可用内存与swap

QDMA 5.0 用 Xsim 仿真卡在 0fs 后崩溃？

QDMA 5.0 用 Xsim 仿真为已知问题，建议换用其他受支持仿真器

QDMA DPDK 20.11 校验和显示 unknown 如何解决

建议参考 dev guide 用软件方式实现校验和验证

QDMA扩展ROM配置未传入IP如何解决

升级到Vivado 2022.2的QDMA 5.0 IP可解决该问题

QDMA示例设计仿真报FATAL_ERROR如何解决？

属Vivado仿真器已知问题，已提CR，可尝试注释board.v中LED引用

QSPI启动时FSBL报IHT校验和错误怎么办？

配置不匹配或工具版本不支持flash芯片导致IHT校验失败

Questasim仿真VC709 XDMA报SIP_PCIE_3_1未定义

去掉-family选项重编全部器件库后仿真通过

RGMII模式下如何用示例设计配置以太网PHY

需参考PHY数据手册与example_design仿真实现寄存器配置，具体修改帖中未明确

SDK 14.3 如何修改 BSP 交叉编译器前缀

改 BSP 设置无效，需改 EDK 源或建符号链接，但会引发头文件缺失错误

SDK 2019.1 R5 lockstep TCM 超128K调试启动失败

问题未定位，怀疑调试器bug或RPU模式配置，待进一步测试

SDK构建FSBL报__ctype_b_loc未定义引用

帖中仅有提问和重复内容，未给出原因或解决方案

SDTGen 生成的 Zynq-7000 根 compatible 错误导致内核崩溃

官方已复现并内部上报，临时改根 compatible 为 xlnx,zynq-7000 可正常启动

SD卡启动加载PL后FSBL循环复位怎么办？

问题未解决，仅提出PL硬件复位、EMI或DMA寻址等猜测

SMPTE UHD-SDI RX与AXI Stream to Video Out同步问题

用SDI-RX像素时钟统一驱动自定义RTL与DP后问题解决

T1板编译ARM NEON代码报选项不存在如何解决

需移除仅适用于ARM V7的编译选项

TCL脚本重建工程时顶层文件报错

需重新生成BD wrapper文件，根因未明确

Teraterm中device-dma failure提示DMA写周期忙如何解决

问题未解决，回答认为BD中AXI4Stream必要信号仍未连接

U250远程连接失败而Artix正常

提问者使用Vivado流程，帖中未给出解决方案

UG1165第5章AXI CDMA示例缺少xaxicdma.h

更新Vitis硬件平台后删除手动导入的axicdma源码即可正常构建

UG947 2022.2 ipi_bdc_dfx_zu 脚本地址孔径错误如何解决

发帖人给出脚本修改方案，但后续验证仍失败，帖中无最终有效解决办法

Ubuntu 2022.04 下 VDMA 报 no VDMA channel found 如何解决

VDMA 的 V4L2 驱动可能已弃用，建议改用 Frame Write IP

UltraScale Transceivers Wizard单channel无法配置channel bonding属性

用户尝试Tcl设置参数仍报警告未成功，问题未解决

UltraScale xcku040烧录bin文件失败

建议先仅烧录不校验并尝试x1模式排查

UltraScale+ GTY 用 txpippm 改 lane skew 需额外步骤吗？

改 SIM_RESET_SPEEDUP=FALSE 后仿真中 4 条 lane 均偏移，硬件限制仍待确认

UltraScale+上MIPI CSI-2 TX多速率能否用DFX实现

帖中仅确认器件支持DFX，未给出可行结论

V80 烧录发布镜像后 QDMA 仍失败

设备状态正常但 QDMA 测试失败，帖中未给出根因或解决方案

VCK190平台构建PDI生成失败如何解决

推测为v_hdmi_tx IP核license问题，需参考answer record 58758

VCS仿真PCIE IP时找不到xpm_cdc_async_rst等模块

改用one_step流程后仍找不到xpm_cdc_async_rst，问题未解决

VCU108 IBERT_GTH/QSFP 报 No matching hw_sio_link 警告

问题未解决，发帖人询问版本差异是否导致收发器测试失败

VCU128上Verilog实例化多个OBUFDS报错怎么办？

补全每行实例化末尾的右括号即可解决

VCU128板1Gb接口可靠性问题有无测试数据

帖中仅描述问题，未给出测试数据或结论

VDMA与AXI Mem间插入自定义模块后实现报LUT3缺连接

需确保自定义模块所有AXI信号被驱动，避免优化裁剪导致连接丢失

VDMA写接口Genlock模式下s2mm_ptr_out不变

建议改用Video Frame Buffer读写IP替代VDMA

VDMA双帧缓冲图像约32ms后不更新且帧间覆盖

属VDMA多缓冲常见行为，可考虑改用FB WR IP或单缓冲配2帧中断

VGA显示器在VDMA视频工程中显示信号错误

问题原因未确定，仅列出显示器兼容性、同步信号、porch宽度、时钟规格等可能方向

VP120 CPM AXI Bridge RC模式EP重上电后DMA读失败

EP重上电后RC到EP的DMA失败，根因未确认，可尝试检查cq_np_req或去掉中断初始化

VU19P DPHY V4.3 MIPI TX 连接 Orin 报 LP control 错误

问题原因未确定，帖中无有效解答

Verilog 用输入初始化计数器报 synth 8-1002 错误

帖中仅指出需修改该行代码，未给出具体方案

Versal ACAP Transceivers Wizard 如何配置4通道12G-SDI仅RX模式

改用LCPLL/RPLL混合配置可传递参数，2022.1版本无此问题

Versal板卡更换PDI时如何避免重跑Petalinux

建议用OSL flow生成device tree以支持不同PDI

Virtex Ultrascale+ 中如何使用 AXI4 Lite IFIP (PG155)？

IPIF 当前不存在，建议用 Create and Package New IP 向导生成 AXI4 外设源码

Vitis 2020.2 中 xsct 命令序列导致 FSBL BSP 编译选项错误

帖中未给出根因或解决方案

Vitis 2021.2 构建 Zynq R5 DPDMA 示例报 nearbyint 未定义

nearbyint() 属于数学库，帖中未给出最终修复结论

Vitis 2022.1 创建 AXI4 IP 平台构建失败如何修复 Makefile

需按 AR 修改相关 Makefile，但帖中最终未确认解决

Vitis 2025.2 中 FSBL 目标为 R5 时烧写 Flash 失败

改用 A53 目标的 FSBL 可绕过该回归问题

Vitis Unified 2023.2 生成的FSBL无法在SD卡启动

两种工具链生成的FSBL存在差异，需对比编译配置与ELF文件排查

VitisNetP4 的 AXIS 用户元数据未保持到 tlast

官方确认该行为，修复计划排入 2023.1

Vitis下载程序报PLM Error 0x326如何解决

0x326疑为IDCODE不匹配，需核对器件型号

Vitis创建平台时找不到DTS文件怎么办？

问题未解决，疑似与Ethernet Subsystem相关，杀毒软件非原因

Vitis升级2023.2后FSBL报DDR_INIT_FAIL

根因未确定，需用DRAM测试进一步排查

Vitis升级22.2后QDMA执行时间偶增0.5秒

升级后出现间歇性0.5秒延迟，帖中无根因与解决方案

Vitis启动程序报APB内存访问端口禁用错误

帖中未给出根因或解决方案

Vitis编译Zynq Linux应用报错找不到zynq_fsbl.elf

可单独build application规避，或用bootgen命令自行生成

Vitis编译平台报XilSleepTimer_Init未定义引用

检查BSP库勾选并清理重建平台可尝试解决

Vitis运行Hello World报FSBL退出状态检测失败

启用symbol server后仍超时，问题未解决

Vitis连接Zybo Z7报找不到ARM设备

检查主机是否有多个hw_server实例在运行

Vivado 2019.1 生成视频测试图案生成器示例设计综合报错

应用 Y2K22 补丁后问题解决

Vivado 2019.2 提示找不到板卡仓库目录怎么办

建议从 Board Repository 移除该路径后重启，未确认问题已解决

Vivado 2019.2/2022.1 无法获取网络许可证怎么办？

需排查网络访问、服务器安全策略及许可证版本限制

Vivado 2020.1 生成 v_tpg IP 失败如何解决？

补丁未解决报错，需进一步查看 hls.log 定位原因

Vivado 2020.2 下 Xcelium 编译步骤失败如何解决？

需查看 compile.log 定位错误，并检查编译库路径设置

Vivado 2020.2 对 xcku040 报许可证不支持错误

回答认为许可证文件缺少对应特性，Vivado 可能无需该许可证

Vivado 2020.2 生成 MicroBlaze 比特流报错如何解决？

需为报错端口设置 LOC 和 IOSTANDARD 属性后再生成比特流

Vivado 2021.1 生成比特流时 IP 综合报错

版主询问综合日志错误、操作系统及 BD 文件，帖中无结论

Vivado 2021.2 为何不支持 Spartan-3？

Spartan-3 需改用 ISE 工具开发，Vivado 不支持

Vivado 2021.2 导出的 Xcelium 仿真库编译报错怎么办？

应改用 UG973 v2021.2 列出的兼容 Xcelium 版本，并先用 compile_simlib 验证

Vivado 2021.2 新建工程时 Basys 3 板卡不显示怎么办？

建议查阅 Digilent 板卡文件仓库及厂商说明

Vivado 2022.1 中 HLS 导出 IP 失败如何解决

建议升级 Vivado 版本或应用补丁，根因未确认

Vivado 2022.2 迁移后自定义IP的.coe文件未复制导致综合失败

选择NO迁移并在迁移前归档项目后.coe可被自动识别，问题解决

Vivado 2023.2 升级后 PCIe IP 报 12-2285 无法设置 LOC

重新生成 IP 后问题依旧，帖中无最终结论

Vivado 2023.2 批处理 TCL 报模块未找到错误

问题未定位，回答者仅请求提供文件和尝试附件脚本

Vivado 2023.2 运行连接自动化报错 lnoc_da 变量不存在

用户卸载 2023.2 改用 2023.1 后错误消失

Vivado Block Design validate报地址段过多错误

自动分配地址可避免该问题，地址段合并依据帖中未明确

Vivado FSBL 启动后 SD 卡只读报错如何解决

WP 经 EMIO 接高电平后 SD 卡只读错误消失，根因未明

Vivado Hardware Manager 连接 Zynq7000 上的 xvcServer 失败，报 Invalid cmd "E"

选择 local 服务器即可正常连接远程 XVC 服务器

Vivado Validate Design 因层级BD含AXI_Interconnect失败

改用显式cross-connect与protocol converter IP可完全解决问题

Vivado 找不到 basys3 板卡定义如何解决？

安装 basys3 板卡文件并配置 board.repoPaths 即可解决

Vivado中RTL模块输出无法连接AXI GPIO输出

IP输出不能互连，应改为外部端口或加2选1多路复用器

Vivado中TPG模块报Synth 8-439未找到如何解决？

修正Vivado路径并安装补丁后TPG报错消失

Vivado布局失败无法提交所有实例如何解决

版主建议尝试其他布局指令或2023.2版本，问题未解决

Vivado报Board 49-71找不到zcu102板卡定义怎么办

可尝试改board_part版本或手动选器件，根因未确认

Vivado报错IPAD_X1Y0未bonded无法设置LOC

将LOC属性改为当前硬件对应位置即可解决

Vivado生成block design耗时超24小时怎么办？

管理软件阻止脚本执行导致生成缓慢，管理员添加排除项后解决

Vivado网表生成时AXI信号被置零怎么办

原因未明确，可尝试接口调试标记或逐总线连接

VxWorks 7 BSP 如何修改 BOOT_LINE_ADRS 地址

帖中未给出明确解决方法，提问者仍在寻求其他必要修改

XAPP1078 AMP FSBL 在 Vivado2016.4 报 xget_processor_name 错误

建议使用 XAPP 支持的对应工具版本，且现无需自定义 FSBL

XAPP1078创建FSBL_AMP报xget_processor_name错误

多位用户在不同版本复现该错误，帖中未给出解决方案

XAPP1320中XMPU/XPPU硅问题详情在哪查？

问题仅存在于ES1硅片，量产硅片无此问题，XAPP1320已更新至v2.0

XAZU3EG MPSOC 运行 hello world 时 FSBL 退出断点未命中超时

问题未解决，仍在寻求调试方向

XC2V500 标 FGG256 是假货吗？

FGG 为无铅版本，需确认回流温度曲线是否匹配

XC3S500E在Win10下读写速度变慢怎么办

建议改用ISE 14.7 Win10版本并观察是否改善

XC7Z045 用 Webpack 许可综合报错怎么办？

XC7Z045 需 Enterprise 许可，免费版仅支持 XC7Z030 等较小器件

XCKU15P Tandem PCIe 第二阶段加载失败

问题未解决，帖中无明确根因或结论

XDMA AXI-Lite 0x2000~0x3FFF地址导致驱动加载失败

帖中仅建议检查AER寄存器与BAR配置，未给出明确根因

XDMA V4L2驱动需要怎样的udev规则？

禁用Unknown Displays后问题解决

XDMA dma_to_device 间歇报错512是什么原因？

x86正常、ARM64间歇报错512，官方称ARM非支持平台

XDMA驱动加载报错Failed to detect XDMA config BAR

XDMA驱动不适用于7 Series PCIe核，需改用匹配的PCIe驱动

XDMA驱动加载报错未识别设备且BAR检测失败

帖中未给出明确结论，仅提出device ID与Vivado版本两个排查方向

XilSEM CRAM示例在Versal上IPI中断ID越界如何配置

SDT定义导致IPI_INT_ID越界，需按非SDT定义或正确中断号配置

Yocto升级后Zynq-7000内核启动卡住

问题未解决，等待进一步排查建议

ZC702上AXI DMA在PL与PS间收发数据失败如何排查

需按读写方向配置DMA并确保自定义模块符合AXI4-Stream握手协议

ZC706+ADRV9009+TES软件无法连接主机PC

问题未解决，帖中未给出根因或结论

ZC706上无Zynq IP时如何运行MicroBlaze代码？

开发阶段调试器可烧写FPGA，但该向导下载方式需PS，帖中未给出最终解决办法

ZC706从Flash启动时内核镜像偏移错误如何解决

同步修改u-boot netboot偏移与flash分区大小之和即可正确定位内核镜像

ZC706开发板综合报错是否需付费license？

ZC706评估套件自带免费器件锁定license，兑换后即可使用，无需另购

ZC706硬件协同仿真失败：Vivado许可证无效

许可证无效导致综合失败，需联系FAE更新许可证

ZCU-106混音器主层重启用时如何获得干净过渡

问题未解决，建议检查AXI4-Stream清空及DRM图设置

ZCU-216 JTAG下载时FSBL退出断点报错

删除并重建硬件平台（勾选lwIP）后问题解决

ZCU102 Cortex-A53 停在0x0且无法读取pc/r0

问题未解决，另一用户报告类似现象

ZCU102 HDMI直通加VDMA后4K无法显示

需确认视频时序与色深，并确保VDMA的DRAM带宽足够

ZCU102 Linux域运行Hello World报Program does not exist

问题未确认解决，需检查Agent配置及调试配置中的本地/远程路径

ZCU102 PL Power Status OFF无法连接PL TAP

帖中未给出明确根因，仅建议检查LED、PL TAP controller与JTAG tamper设置

ZCU102 Petalinux 2016.4 U-Boot 页表内存不足如何解决

帖中建议应用 U-Boot patch 复测，尚无最终验证结果

ZCU102上LWIP echo server无法ping通

问题未解决，怀疑与 DRAM 初始化序列有关

ZCU102上OV5640+VDMA替换HDMI RX后无显示

问题未解决，建议先调试VDMA配置并参考Video Series

ZCU102上U-Boot无法检测第二片QSPI Flash

预编译PetaLinux 2023.2的U-Boot在ZCU102上无法探测第二片QSPI Flash，帖中未给出结论

ZCU102上xapp1305 10G以太网无法工作

问题未解决，等待Wireshark抓包进一步排查

ZCU102启动卡在FSBL提示如何排查

需用DEBUG版FSBL并读寄存器定位，根因尚未确认

ZCU102启动时INIT_B与PS_ERR_OUT红灯且FSBL看门狗复位如何排查

帖中仅描述现象与日志，未给出根因或解决方案

ZCU102基础PS工程FSBL断点等待超时报错

帖中仅给出调试与规避建议，未确认根因

ZCU102改型号后Place 30-143 GT布局失败如何解决

需将三组GT参考钟与GT_CHANNEL约束到同一列，并据板卡实际规划LOC

ZCU102生成MIPI CSI示例设计比特流报错

需获得HDMI IP许可证或从设计中移除HDMI IP才能生成比特流

ZCU102运行resnet50时DPU控制器报错

帖中未给出明确根因和解决方案

ZCU104部署xmodel报错如何解决？

警告可忽略，需匹配板卡镜像与Vitis-AI分支版本

ZCU106从QSPI启动Linux无法挂载mmcblk0分区

修改bootargs可解决SD卡启动，但QSPI启动挂载问题仍未解决

ZCU111 MTS模式下数据采集报错

帖中未给出解决方案

ZCU111写bitstream报EMCCLK信息缺失如何解决

按提示禁用EXTMASTERCCLK_EN并使用正确大写枚举值，问题是否解决帖中未确认

ZCU111许可证过期导致综合报错怎么办

需购买Vivado ML许可证以支持2020.1综合

ZCU208 上 BoardUI.exe 报错无法运行如何安装

帖中未给出明确原因或解决方案

ZCU208上CMAC CAUI-4与GT QUAD组合冲突

建议按CMAC_X0Y0/X0Y1对应GT分组配置并忽略警告验证

ZCU208文档下载提示出口合规验证失败怎么办？

按出口合规告警说明排查，仍报错则联系 websupport@xilinx.com

ZCU216改变输入频率后输出功率下降约15dB

现象疑似与LMX2594时钟dither有关，帖中未给出结论

ZCU216示例设计在Vivado 2024.2重建后FSBL因DDR失败

问题未解决，需按PS DDR调试指南收集寄存器转储进一步排查

ZU47DR上PCIe DMA/Bridge IP导致内核启动CPU stall如何解决

问题未解决，需确认驱动与系统配置

ZU48 RfSoc DDR4 MIG AXI协议检查失败

复位fabric状态机时需同时复位DDR4核，避免残留不完整突发

ZU9CG无法烧写QSPI/EMMC且SD卡启动FSBL报错

提问者建议调整DRAMTEST链接地址，QSPI/EMMC烧写问题仍在处理中

ZYBO Z7 如何上电自动启动 Vitis C++ 程序

用 Vitis 生成 boot image 写入 SD 卡或 QSPI Flash 并选对启动模式即可上电自启

ZYNQ 7000 通过板载 QSPI Flash 编程失败

问题未解决，仅提出排查与绕过建议

ZYNQ XC7Z015开发板JTAG只能识别FPGA无法识别ARM DAP

更换芯片后恢复正常，疑似翻新芯片导致

ZYNQ-7000 USB直连U盘无法识别，接Hub后可识别

根因未确认，建议排查USB供电与协议兼容性

ZYNQ7000 ENET1 MIO模式无法发送数据包

通过强制ENET1时钟位与ENET0一致可临时发送，根因待查

ZYNQ7000 XDMA AXI位宽128/64时PCIE异常

问题在参考设计中仍复现，根因尚未定位

ZYNQ7000下载程序后FPGA_DONE无法保持拉高

看门狗复位是主因，去除后JTAG正常；SD卡电阻误焊另行修复

ZYNQ7000从QSPI搬运比特流到DDR动态重配置DONE灯不亮

重配置前需刷新DCache到DDR，确保比特流数据完整写入内存

ZYNQ7000编译CMSIS DSP库命令行过长无法生成elf怎么办

可先用CMake将CMSIS DSP库编译为静态库再在Vitis工程中引用

ZYNQMP滚动密钥加密时PMU固件超出允许大小

FSBL采用16K块大小滚动密钥可正常启动；仅含PMU分区时才有此问题

ZedBoard GPIO中断驱动gpio_request返回-517如何解决

提问者尝试博客及多处资料均未解决，帖中无最终结论

Zedboard BOOT.BIN 无法初始化 Zynq USB 口

问题未解决，仅建议参考重建 Ubuntu 内核的 wiki 配置内核

Zedboard启动卡在等待root设备/dev/mmcblk0p2

问题未解决，需核查petalinux构建流程与硬件设计

Zedboard启动程序报找不到ARM设备

建议检查JTAG跳线J7-J11设为GND并完全断电重启，但帖中未确认最终解决

Zybo Z7 Pcam 5C示例加MIPI CSI-2 IP后Vitis2023.2平台构建失败

2023.2平台构建失败原因未确定，需进一步排查

Zynq 7000 QSPI 16M限制的规避方法是否实用？

若复位期间无法保证不触发，需在每个边界复制FSBL；否则切回第一页可行

Zynq 7000 lwip202_v1_2 中如何修改 RX Buffer 长度？

帖中未给出结论，问题仍未解决

Zynq 7000 上 ISR 中使用 FreeRTOS 队列断言失败

降低中断优先级到19后断言仍失败，原因未确定

Zynq 7000 与 PC 间 UDP 多次传输如何解决同步问题？

问题定位为 FIFO 复位未清空数据，但帖中未给出解决办法

Zynq 7000 从 XSA 生成平台失败

lopper 地址映射解析缺陷，修改脚本或使用最新 lopper 可解决

Zynq 7000 更新 uboot 时断电后 golden 镜像不加载

改用 Vivado HW Manager 烧写并拉开 golden 与 update 镜像间距可解决

Zynq 7000 通过 AXI_IIC 读取 INA219 电压电流失败

帖中未给出明确根因，建议先用示波器排查 I2C 总线并参考示例代码修改地址

Zynq 7000 部分板卡 QSPI/JTAG 启动时 DDR Init 失败

问题仅出现在部分板卡，根因未确认，等待新版本板卡验证

Zynq 7000裸机启动报0xF800010C内存读错误

故障板PS PLL无法锁定，导致ps7_init挂起并报内存读错误

Zynq 7030 Petalinux 内核启动卡在 OCM 初始化

PL 外部时钟未启动导致内核启动挂起，改用 PS PLL 或提前配置外部时钟可解决

Zynq 7030 上 PCIe DMA/Bridge 子系统支持 DFX 吗？

XC7Z030 支持 DFX，但 PCIe 桥须置于静态区

Zynq 7035 PS DDR3L 初始化失败如何排查

DDR 初始化失败原因未定位，需提供 dram_test 运行日志

Zynq PS CAN 经 MIO 外接收发器无法通信且 BUS-OFF

修正电平转换 IC 连接后 CAN 通信恢复正常

Zynq RSA认证SPK Signature校验失败如何解决

需在bif中正确提供spksignature，具体生成方法帖中未明确

Zynq US+ RFSoC 有无内部非易失存储器存 FSBL？

FPGA 无内部用户 NVM；回退与多启动流程参见 UG1137

Zynq UltraScale+ MPSoC PS DDR双rank clamshell启动问题

双rank clamshell配置存在已知问题，具体根因帖中未明确

Zynq UltraScale+ MPSoC 自定义板 QSPI 启动卡在 ATF 输出

修正 config 中 UART 选择后问题解决

Zynq UltraScale+上Qt应用经AXI VDMA显示时framebuffer连接问题

需参考Zynq UltraScale+ MPSoC Base TRD与Xilinx DRM KMS驱动文档，确保显示管线设备树绑定正确

Zynq-7000 L1缓存奇偶校验为何未启用且无EDAC支持？

提问者未找到启用L1奇偶校验的代码，回答者推测与ARM errata相关但未确认

Zynq-7000 PS MIO RGMII TX 信号异常如何解决？

补上 PS_MIO8 的 20k 下拉电阻后问题解决

Zynq-7000 PS7 EMAC GMII经EMIO接GMII_TO_RGMII出现RX包错误

问题根因未确定，建议用ILA抓取GMII接口信号逐包分析

Zynq-7000 Petalinux 用 fpgautil -r 读 AXSS 寄存器报错

按 Zynq PL Programming wiki 操作仍报错，帖中未给出解决结论

Zynq-7000 上 OpenAMP 报内核分页请求错误

Zedboard 上未解决，仅 ZC706+SDK2018.3 可用；512MB DDR 需改地址

Zynq-7000 加载程序报 APB 内存访问端口禁用如何解决

建议移除重复的 ps7_init 调用，必要时开启 FSBL 调试打印排查

Zynq-7000上运行DNNDK报DPU内存耗尽

根因是CONFIG_FORCE_MAX_ZONEORDER限制，帖中未给出具体解决步骤

Zynq-7000双并行QSPI超32MiB访问回绕？

6.18下EAR未写入导致超32MiB访问回绕，已提补丁，待确认是否已知问题

Zynq-7000挂起时PS侧APB读无响应写正常？

根因未确认，怀疑与未使能时钟外设访问或GPIO访问时序相关

Zynq-7000板Mini-B USB接口松动导致Vitis无法识别

非已知问题，建议先换线，再按保修情况走RMA或第三方维修

Zynq-7000编译CMSIS-DSP启用NEON报错

帖中未给出原因和解决方案，问题未解决

Zynq-7000访问PL AXI-Lite寄存器报内存写错误

用户新建工程重试后问题解决，具体原因未明确

Zynq7000 EMMC经EMIO接sdio1驱动加载报CMD0超时-110如何解决

按帖中建议修改设备树并核对EMIO延迟后问题仍未解决，根因未确认

Zynq7000 FSBL 无法从 QSPI flash 启动

启用 Quad 模式或将总线宽度改为 1bit 后可正常从 QSPI 启动

Zynq7000 GIC嵌套中断在F2P IRQ处理中崩溃

开启嵌套中断后程序崩溃，帖中无明确根因

Zynq7000 NAND 如何启用 BCH 软件 ECC？

Zynq7000 的 u-boot 不支持软件 ECC，帖中问题未解决

Zynq7000 PCIe根端口无法为端点配置BAR

问题未解决，BAR未声明原因待查

Zynq7000 PL顶层信号无法分配引脚怎么办

PS仅通过AXI4总线接口或GPIO支持输入输出，需用这些信号连接

Zynq7000 QSPI Flash读取特定数据时Xil_AssertNonVoid死循环

数组长度声明与实际使用不一致导致越界访问

Zynq7000 SPI片选空闲时如何拉低为0

建议在设计中加2x1 MUX并由软件控制选择引脚

Zynq7000与DP83867 RGMII接口是否有已知问题

refclk需为33.33MHz，32MHz下以太网接口不工作

Zynq7020高温后从Flash启动FSBL失败

多块板高温后Flash启动卡在DMA Done，根因未定位，需排查电源时钟复位

ZynqMP Bootgen 分阶段加密镜像解密失败

分阶段加密镜像解密失败原因未确定，疑为 bootgen 问题

ZynqMP FSBL关闭调试标志后启动卡死

调试标志关闭后启动卡死原因未确定，需结合JTAG错误状态进一步排查

ZynqMP FSBL后加载A53裸机应用PC跳0x0

问题最终由发帖人自行定位，但未说明具体根因

ZynqMP上如何仅复位RPU0使FSBL重启

单核复位RPU0重启FSBL未成功，RPU0停在0xFFFF_0004自循环，帖中未给出最终解决方案

ZynqMP自定义板Petalinux启动报axi_sysid等错误如何解决

帖中未给出结论，仅描述现象与日志

appsrc到omxh265enc到rtsp服务器报DMABuf错误

问题未解决，怀疑appsrc在rtsp输出时配置有误

dp_rx_subsystem_1.4例程MSA值错误且rx_fifo_overflow

尝试论坛建议方法后问题仍未解决，MSA时序错误原因未确定

ef_vi_receive_init 返回 -11 错误码如何解决？

-11 即 EAGAIN，表示 RX ring 无空位，需按最小批量补充缓冲区

emacps示例代码编译报中断宏未定义怎么办

添加#undef XPAR_INTC_0_DEVICE_ID让示例忽略AXI INTC IP即可编译通过

kernel升级后USB gadget UDC不可用如何解决

问题未解决，仅建议按Wiki排查UDC占用与dr_mode配置

mipi_csi2_rx_subsystem示例综合报模块缺失

按回答建议处理后缺失文件问题解决

mipi_csi2_tx_subsystem的s_axis_tready为何常拉低？

帖中仅列出可能原因，未给出结论

pmu-firmware/fsbl-firmware do_configure 执行错误

问题疑似与设计相关，根因尚未确认

smart_model_select移植KV260后推理异常

社区建议排查drm设置、batch size和vvas_infer的scaler参数，未给出最终结论

u-boot-xlnx构建后报soc_xilinx_zynqmp驱动不匹配如何解决

启用CONFIG_SOC_XILINX_ZYNQMP即可消除驱动不匹配错误

vcap_v_tpg_0端口与DMA初始化失败

补全设备树节点后DMA初始化失败仍出现，问题未解决

vvas_xmetaaffixer添加的dummy metadata未在输出中显示如何解决

帖中未给出明确根因，仅建议提高GStreamer调试日志级别排查

xczu1cg自定义板FSBL启动失败且DDR识别错误

电源时序问题已修复使能编程，但FSBL打印异常与DDR误识别为DDR3仍未解决

xdma核Tandem选项为何对xqzu7ev器件灰显

该防御型器件的Tandem支持缺失，已提交内部变更请求

xilinx-vdma probe失败error -16如何解决

疑似dtb节点配置有误导致vdma probe失败，需检查dtb

xilinx-video MIPI CSI-2 端口初始化失败如何排查

问题未解决，怀疑 media graph 配置或复位电路，但未确认

xilinx-video端口与DMA初始化失败如何解决

帖中未给出根因或解决方案，问题仍待排查

xsct 2020.2 下 ps7_init.tcl 报 DAP IDCODE 无效

疑似出现 dummy_dap，需检查启动模式与 SD 卡启动镜像是否有效

zynq_fsbl模板无效且BSP缺少xilffs/xilrsa怎么办？

需在BSP中启用xilffs和xilrsa；启动失败原因未定论

下载fsbl.elf时报内存写错误如何解决？

需排查工程占用、开关设置及FSBL问题，根因未确认

两个Aurora核共享RefClk无法布局布线

两版Vivado均报部分布线错误，根因未确定

两个以太网IP的IODELAY组冲突DRC报错如何解决

对IDELAYCTRL与IDELAYE2同时设置IODELAY_GROUP并约束LOC后DRC解决

为DMA保留DDR内存导致U-Boot启动失败

将保留区域移到DDR中部避开boot loader占用区即可正常启动

交叉编译报错 cannot find -lz 如何解决

工具链不带 zlib，需自行编译 libz.so 后重新链接

创建 zynqmp_fsbl 应用时 BSP 创建失败

中断接口未正确定义为中断可能导致该 BSP 创建失败

加入QT5后image.ub变大导致启动失败怎么办

大rootfs不建议用image.ub，可改用SD卡ext4分区作rootfs

双Chip2Chip设计PLACE_DESIGN报IODELAY_GROUP无IDELAYCTRL错误

帖中未给出结论，仅确认错误来自C2C_PHY_group_M及对应IODELAY_GROUP约束

启动程序报ps7_init错误且无法访问JTAG-DP

Hello World在QSPI模式可运行，但调试器模式仍报JTAG-DP错误，根因未定

启动程序时ps7_init写入目标失败如何解决

问题未解决，仅确认Vivado可连接目标，根因未定

启用DDR ECC的XSA在Vitis中FSBL失败怎么办

问题未解决，提问者暂搁置，等待后续再排查

启用Tandem PROM后打开XDMA示例设计报错

问题已提交Change Request，等待AMD更新

启用加密后FSBL加载失败，安全启动无法完成

帖中未给出根因，仅建议开启FSBL调试并读取JTAG错误状态寄存器

基于Vitis HLS视觉库的AWB IP上板后像素值全为0

需用System ILA或AXI VIP排查AXI4-Stream或复位问题

多个PL uartlite扩展后系统无法正常启动

疑似PetaLinux 2020.2波特率设置bug，需排查uartlite波特率配置

如何仅保留HDMI子系统中的发送部分？

HDMI TX与RX是不同IP，删除RX并保留Tx相关逻辑即可

如何修改PS到M_AXI_HPM0_FPD的Burst Length

问题未解决，建议用memcpy对比CPU写事务的AW_LEN差异

如何去掉或屏蔽VCU_QT以避开Qt编译错误

可通过rootfs配置取消vcu-qt及packagegroup-petalinux-qt来排除Qt编译

如何在Block Design中为MicroBlaze启用快速中断

Manual选FAST即可，硬件无需额外配置，软件用INTC驱动专用handler

如何将节点锁定Vivado许可证迁移到另一台电脑？

可通过账户中的rehost功能迁移节点锁定许可证

如何生成MIPI-DPHY IP的示例设计

通过右键XCI文件选择Open IP Example Design即可生成示例设计

如何解决bootgen对PUF加密镜像生成的变更以兼容2021.1前熔断的器件？

建议升级到2021.2或更新版本尝试，根因未确认

如何让FSBL和PMU BSP不使用gem3？

按隔离配置排除GEM3后，PMUFW与FSBL可正常构建

官方VCU ZCU106 BSP编译报错如何解决？

帖中未给出最终解决结论，仅建议修正用户格式或匹配PetaLinux与BSP版本

已购功能安全包为何找不到Zynq-7000的STL支持

STL应包含在登录后的功能安全包中，PS与MicroBlaze的STL包不同

开启CSI Spec V2_0和VCX后IP无输出？

重新生成IP后仍无输出，根因待查，需确认PHY lane寄存器

恢复ZC706时为何连不上hw_server？

怀疑是Windows防火墙拦截了端口通信

恢复ZCU106 HDMI示例工程报错找不到器件

脚本器件型号与实际板子不符，改为实际Production器件后重跑脚本

打开Hardware Manager报XML编码不支持错误如何解决

删除hw.xml并重跑工具后问题解决，根因未确认

执行modprobe qdma-pf报Operation not permitted如何解决？

禁用Secure Boot并移除AppArmor后重新编译安装驱动，modprobe不再报错

按UG1186配置OpenAMP后Zybo启动失败

调整预留内存地址避开冲突后启动恢复正常

擦除flash文件系统分区后kernel为何起不来

擦除文件系统分区后kernel无法启动，根因帖中未明确

改MIO16 IO标准为CMOS2v5能修复Tx信号完整性吗？

改IO标准只是改变驱动强度，不是可靠修复，建议改驱动强度设置

更换器件后Block Design被锁定如何解决

需重新生成IP以匹配新器件，但含PS的IP无法直接迁移

添加或修改其他IP后RTL模块行为改变

未约束的时钟域导致实现结果不可预测，需完善时序约束并重构时钟方案

生成LDPC示例设计在IP Integrator完成后卡住

问题已由Krishnpriy协助解决，但帖中未说明具体根因

生成比特流时Implementation报黑盒错误怎么办？

需确认scalerip的源码与netlist正确生成并纳入设计

生成输出产物时缺少ddrmc.elf文件如何解决？

根因未确认，官方建议确认xci复制导入方式并提供日志/复现设计

用SDK生成FSBL时报xuartps_hw.h找不到

提问者用SDK建FSBL工程仍报同样错误，帖中无最终解决方案

用video_aresetn复位MIPI RX IP为何崩溃？

复位前需排查时钟余量与TREADY，且复位时TX侧应处于LP状态

级联两个IDELAYE2导致其他IOBUF无法布局

通过约束禁用角落单元的IDELAYE2可解决该布局失败

自定义IP导致Vitis导出硬件工程构建失败？

多位用户遇同类问题，指向make文件生成，根因未确认

裸机Hello World链接报未定义_exit等符号

不用BSP时需自行实现libc依赖的底层函数或改用rdimon.specs

远程升级中FSBL出错如何可靠回退golden boot？

帖中未给出可行方案或结论

Zynq PS 与 PL 之间怎么通信

AXI GP/HP/ACP 口的选择与带宽量级对比

Zynq-7020 与 7010 怎么选

资源、封装与常见板卡差异

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