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知识库›AMD 社区问答速查›封装与引脚约束

封装与引脚约束排障速查

XDC 引脚分配、IOSTANDARD 不匹配、封装管脚找不到、Pblock 布局。这里汇总社区中 80 条相关问答的中文要点，按原帖浏览量排序。

涉及错误码：BIVB-1、BSCK-6、Common 17-69、DRC 23-20、DRC BIVB-1、DRC HDPR-6、DRC NSTD-1、Designutils 20-1307、ERROR:ConstraintSystem:3、HDPR-29、HDPRA #1、IOSTDTYPE-1 等 28 个

LPDDR4命令地址控制时钟引脚被固定在triplet中无法移动

该问题为Vivado已知bug，已在2023.1版本修复

Vivado · LPDDR4 · DDRMC · PinAssignment · Vivado 2022.2 / 2023.1 / 2023.2 / 2024.1

能否用约束文件修改GTH引脚位置

可通过XDC约束文件分配并修改GTH引脚位置

GTH · XDC · GT Wizard · constraints

Zynq Ultrascale+ PCIe复位引脚与GEM0 MIO冲突如何解决

帖中仅建议改用GEM1/2/3，未给出保留GEM0的解决方案

Zynq Ultrascale+ · PCIe · MIO · GEM · Zynq Ultrascale+ / Vivado

KCU116 板 sysclk_125 引脚分配报错如何解决

该 bank 无 CMT 站点，需改用非专用时钟路由约束，但会引入额外偏斜影响时序

KCU116 · PLHDIO-4 · clocking · constraints · KCU116 / Vivado · PLHDIO-4

差分信号约束文件报错如何处理？

改用LVDS约束并指定H9/G9引脚可生成比特流，但时钟频率是否合规仍存疑

ZC706 · IOSTANDARD · DRC · transceiver · ZC706 / Zynq xc7z045 / 7 Series FPGAs Transceivers Wizard · DRC 23-20

Vivado布局因pblock失败但未显示哪个pblock

错误未指明pblock，建议查利用率、pblock约束并尝试面积/拥塞策略

Vivado · pblock · Place · utilization · Vivado 2013.1 / 2014.3.1 · Place 30-487

创建pblock后出现布局错误如何解决

建议检查报错单元所属pblock及驱动时钟，帖中未给出最终结论

pblock · Place30-487 · Vivado · control sets · Vivado v.2015.3 / xc7vx690t · Place 30-487

差分时钟约束文件该如何编写？

差分时钟只需对P端约束时钟频率，N端默认处理

differential_clock · create_clock · constraints · I/O

Pblock报DRC HDPR-6逻辑非法放置怎么办

非工具内部错误，需修改Pblock区域使其不覆盖该静态逻辑

Pblock · DRC · HDPR · Vivado · Vivado 2018.3 · DRC HDPR-6

Vitis 2020.2 中 LOC 约束无法放置 GTY 8 lane 收发器

移除并重新应用 GT_CHANNEL 的 LOC/BEL 属性，或修正 postopt.tcl 中冲突的收发器引脚约束

Vitis · GTY · LOC constraint · place_design · Vitis 2020.2 · VPL_TCL 101-2 / Vivado 12-1411

write_bitstream 报 IOSTANDARD 为 DEFAULT 错误

需手动指定端口 IOSTANDARD 并正确使用 -dict

Vivado · write_bitstream · IOSTANDARD · XDC · Vivado · Unspecified I/O Standard

部分重配置模块Pblock创建时出现DRC错误

用OOC综合RM后IBUF/OBUF不再被插入，DRC错误解决

DFX · Pblock · OOC · partial-reconfiguration · Vivado

xc7z045 中无法设置 XADC 输入 LOC 约束

改用 aux1 通道约束 K13/L13 后问题解决

XADC · Vivado · ZC706 · XDC · Vivado 2016.2 / ZC706 / xc7z045

resize_pblock 在 XDC 中报 CRITICAL WARNING

resize_pblock 本应可用于 XDC，警告原因未确认，需进一步排查

pblock · XDC · resize_pblock · Vivado · Vivado · Designutils 20-1307

JESD PHY引脚分配导致布局错误

引脚分配方案不可实现，需将合并的JESD_PHY引脚放到同一GTH通道

JESD204 · GTH · pin-assignment · Vivado · Kintex-7 Ultrascale / xcku085-flva1517 / Vivado

如何找到Alveo U200的XDC约束文件？

从U200产品页底部Vivado Design Flow处下载XDC文件

Alveo U200 · XDC · constraint file · Vivado · Alveo U200

Spartan-6 ISE 14.7 实现设计时约束文件报错如何解决？

修正 UCF 中 NET 后多余端口名后实现成功

UCF · ConstraintSystem · ISE · Spartan-6 · Spartan-6 / Nexys 3 / ISE 14.7 / Windows 10 虚拟机 · ERROR:ConstraintSystem:3

如何理解pblock布局规划DRC错误？

需移除原pblock的全局时钟资源或为每个PR pblock复制全局时钟资源

pblock · floorplanning · partial-reconfiguration · DRC · zu9e / Vivado · HDPR-62, HDPR-70

VCU108 设置 PACKAGE_PIN 和 IOSTANDARD 后实现报错

AL20 为配置专用时钟引脚，应改用 SYSCLK2_300_P 并经 MMCM 转换

VCU108 · PACKAGE_PIN · IOSTANDARD · MMCM · VCU108

V80 GTM DRP时钟用BD22引脚导致实现报错如何解决

改用CIPS IP的PL Fabric Clock作为GTM DRP时钟后成功生成device image

Vivado · Versal · CIPS · GTM · Vivado / V80 (Versal SoC)

DDR3 MIG sys_clk失锁：LVDS与DIFF_SSTL15如何选？

LVDS在1.5V HP bank可用，但失锁根因未确认

DDR3 · MIG · LVDS · IOSTANDARD · Zynq-7000 / MIG / ZC706

axi_uartlite IP核引脚约束报错如何解决

按UART位于PS还是PL选择正确配置方式

axi_uartlite · Zedboard · xdc · Zynq · Zedboard

xapp585在XC7A200T上约束文件无法实现

xapp585不用GTP，LVDS引脚应接通用IO；未用GTP引脚处理见UG482第219页

xapp585 · GTP · constraints · Artix-7 · Vivado / XC7A200T-3FFG1156

XDC约束中括号与方括号混用导致无法生成比特流

将XDC中信号的圆括号改为方括号后问题解决

XDC · IOSTANDARD · bitstream · Vivado · Vivado / Basys-3

Verilog属性设置LOC约束被Vivado忽略

在primitive cell上添加BEL/LOC属性可生效

Vivado · LOC · Verilog · LUT · Vivado

Picozed 7030 FMC卡时钟输出IOSTANDARD与位置约束报错

问题未解决，帖中未给出明确根因与结论

clock output · IOSTANDARD · XDC · Picozed · Picozed 7030 / FMC Carrier Card V2

IBERT示例设计能否集成到现有工程？

Artix-7不支持将IBERT IP集成到现有设计，UltraScale系列可用In-System IBERT

IBERT · Artix-7 · Vivado · In-System IBERT · Artix-7 xc7a100tfgg484 / Vivado 2020.2

Vivado HLS 综合报错：找不到时序约束文件

帖中未给出解决方案，仅附工程与截图

Vivado HLS · synthesis · RTL model · timing constraint · Vivado HLS 2019.1 / Windows · generate_json error: Timing constraint file not found

VPL HDPR-18：cell 无 Pblock 范围错误

需让 pblock 覆盖 BUFG 单元或避免推断 BUFG

Vitis · VCK5000 · Pblock · BUFG · VCK5000 / Vitis · VPL HDPR-18

ZCU104 FMC差分引脚分配失败

帖中未给出结论，问题未解决

ZCU104 · FMC · XDC · pin_assignment · ZCU104 / Vivado

添加CLOCK_DEDICATED_ROUTE约束后出现布局错误

该约束不应需要，需排查引脚或布局问题

CLOCK_DEDICATED_ROUTE · MMCM · BUFIO · Place30-149 · [Place 30-149] [Place 30-99] [Common 17-69]

ZCU102 FMC时钟引脚AA7在Vivado 2020.2中不可用

问题未解决，帖中未给出根因或结论

ZCU102 · Vivado · FMC · Pin_Assignment · Vivado 2020.2 / ZCU102 / XCZU9EG

Kintex 7 上 10GE 子系统引脚分配失败

需手动修改自动生成的 PCIe XDC 中冲突的 GTX 位置约束

Kintex7 · 10GE · PCIe · XDC · Kintex 7 FFG676 / Vivado 2019.2

生成的DPHY IP实现时需指定约束文件吗？

MIPI D-PHY TX数据与时钟lane无需额外约束，需检查HP IO bank是否被多个IP共用

DPHY · MIPI · Place30-687 · UltraScale+ · Vivado / UltraScale+ · Place 30-687

Vivado 报错：XDC 中不支持 Bank 命令

该行仅为说明信息，加 # 注释后警告消失

Vivado · XDC · Nexys4 · constraint · Vivado / Nexys4 / Artix7

DFX中静态与动态区域间为何加tiny pblock

tiny pblock用于隔离静态与动态区域，但根因未明确

DFX · pblock · Alveo U250 · partial-reconfiguration · Alveo U250 / Vivado DFX · HDPRA #1

7系列收发器参考时钟引脚分配报错如何解决

应改用器件封装上GT专用的参考时钟引脚

GTX · reference clock · pin assignment · Vivado · Vivado 2016.4 / xc7v2000t · Vivado 12-1411

MIPI CSI2 Rx IP 的每时钟像素数为何硬编码为4？

可在 IP GUI 中修改并重新生成，但移植报错原因未明确。

MIPI CSI-2 · Vitis · Zynq · IP GUI · Vitis2023.2 / Zybo PCAM Demo · XPAR_XQSPIPS_0_QSPI_MODE

MapLib:30 LOC约束AB3报错如何解决

器件型号与实际板卡不符，更改器件后问题解决

ISE · MapLib · LOC constraint · Spartan-6 · ISE 14.7 / Spartan-6 XC6SLX75 (Sakura-G) · MapLib:30

PAD符号KEY0的IOSTANDARD未定义如何解决？

需在UCF中为引脚补充正确的IOSTANDARD定义

IOSTANDARD · UCF · LIT:701 · 7-series · Zynq XC7Z010-1CLG400 · LIT:701

Nexys 4 Video板DRC引脚约束错误如何解决

使用NexysVideo_Master.xdc补齐端口IOSTANDARD后解决

Vivado · DRC · IOSTANDARD · Nexys4Video · Vivado 2015.3 / Nexys 4 Video (xc7a200t-1sbg484c) · UCIO-1

ZCU106实现时IOSTANDARD报错如何解决？

错误源于驱动强度12mA不被支持，需修改该引脚驱动强度

ZCU106 · IOSTANDARD · DRC · LVCMOS12 · ZCU106 / Vivado · DRC BIVB-1

Pblock大小会影响部分重配置失败吗？

增大Pblock后问题消失，但根因帖中未明确

Partial Reconfiguration · Pblock · Kintex7 · MicroBlaze · Kintex7 FPGA

Vivado自动生成XDC时钟周期不一致如何处理

帖中未给出明确结论，仅讨论架构与约束问题

Vivado · XDC · MMCM · timing · Vivado 2017.3

IP约束文件处理顺序问题

设置PROCESSING_ORDER为NORMAL可临时解决但重置项目后丢失，根本原因未明确

Vivado · PROCESSING_ORDER · constraint · timing · Vivado 2015.4

Vivado Transceiver Wizard 如何映射到 LA 总线？

Transceiver Wizard 不适用于 RS-422，应使用 SelectIO 资源实现。

Vivado · ZCU102 · SelectIO · RS-422 · ZCU102 / Vivado FPGA Transceiver Wizard

修改XADC设计后新引脚分配未生成导致综合报错

问题疑似与CORA板XML引脚定义有关，尚未最终确认

XADC · board_file · synthesis · pin_assignment · XADC / Digilent CORA

UCF约束文件实现报错如何解决

去掉IOSTANDARD中的空格改为LVCMOS33后重跑，但随后又出现其他错误

UCF · IOSTANDARD · Spartan-3AN · constraint · Spartan 3AN XC3S1400AN FGG676 / Altium Nano Board 3000

安装Vivado做引脚延迟需125G硬盘吗？

125G属正常安装体积；引脚延迟需靠设计约束定义，芯片无独立引脚延迟参数

Vivado · IBIS · pin_delay · installation · Vivado / XC7A35T-1CSG324I

复制寄存器被放入错误pblock如何解决

建议在place_design前重新分配复制寄存器pblock，或升级Vivado 2023.1验证

pblock · Tandem · PCIe · Vivado · Vivado 2021.2.1 / Kintex UltraScale

如何用pblock做实现？LUT2输入I1未连接报错

帖中仅追问LUT2位置及原理图，未给出结论

pblock · LUT2 · implementation · unconnected

pblock约束单个SLICE时MAP报错

单个SLICE需写成SLICE_X1Y22:SLICE_X1Y22范围格式

pblock · AREA_GROUP · ISE · MAP · ISE 14.7 Linux 64位 / xc6vlx240t-ff1156-1 · MapHelpers:233, Map:51

可重构Pblock布局报错如何解决

需按全局时钟可布通要求重新floorplan，避免不连续pblock

DFX · Pblock · Place · UltraScale+ · Alveo U200 / Vivado · [Place 30-887]

VCU118上MIPI D-PHY RX引脚分配实现报错

需确保RIU_CLK由有效200MHz时钟驱动并正确约束

MIPI D-PHY · VCU118 · DRC · clock · VCU118 · BSCK-6

同一约束文件2015.2满足时序而2016.2出现保持违例

同一路径2016.2要求变为0.000ns而2015.2为100.00ns，根因未定

Vivado · timing · hold-violation · PCIE · Vivado 2015.2 / Vivado 2016.2 · Vivado 12-180

DFX动态pblock边界被工具调整导致HDPR-29报错

SNAPPING_MODE自动调整了pblock边界，需确认实际覆盖区域

DFX · pblock · SNAPPING_MODE · HDPR-29 · Vivado / 9p器件 · HDPR-29

配置存储器FCS_B引脚接错能否用XDC改？

无法用XDC修正，需重新设计板卡

pin_assignment · XDC · configuration_memory · board_design · xc7csga324

Vivado设置端口LOC报site location无效

IO标准须与bank的Vcco电压匹配，且需注意引脚类型

Vivado · XDC · constraints · LVCMOS · Vivado / xc7z020clg484

HSSW 3.6 输入时钟引脚分配问题

建议均未解决，问题仍待确认

HSSW · pin_assignment · input_clock · constraints · HSSW 3.6

DDR接口时序提取：get_timing_paths对DQS/CK失败

用Export I/O Ports导出封装延迟csv供硬件设计参考

DDR · DQS · package_delay · UG899 · Vivado / UltraScale Architecture Memory IP

HDMI2.1 IP 引脚交换在 Vivado 2024.2 失效？

XDC 改引脚无效，需在 IP GUI 分配或 opt design 用 tcl 修正

HDMI2.1 · Vivado · pin_swap · GT · Vivado 2024.2 / xcku15p-ffve1517-2-i

LVDS_25输出端口在布局时报错如何解决

提问者使用ZCU102的HR bank，询问能否与HP bank IO一起用于SDR接口，帖中未给出结论

LVDS_25 · Place 30-49 · ZCU102 · IOStandard · ZCU102 / Zynq UltraScale · Place 30-49

LPDDR4命令地址引脚无法移动到其他引脚

建议用Advanced IO planner自动分配LPDDR4引脚

LPDDR4 · pin_assignment · opt_design · Advanced_IO_planner · Vivado / LPDDR4

Alveo 250 write_bitstream 报 resetn_0 端口 DRC 错误如何解决

问题未解决，发帖人请求提供 routed.dcp 进一步排查

Alveo250 · write_bitstream · DRC · XDC · Alveo 250 / MicroBlaze+UART 系统

Tandem PROM中PCIe TX_P/N引脚无法分配怎么办

建议参考PG213示例流程并检查综合后IO报告

Tandem PROM · PCIe · pin assignment · UltraScale+ · Virtex UltraScale+

V80 10G/25G以太网示例写设备镜像失败因dclk无LOC约束

通过I/O Ports选GT refclk LOC，并用CIPS生成100MHz时钟作dclk

V80 · Ethernet · LOC · dclk · Vivado / Alveo V80

Vivado Place 30-487：Pblock 切片约束无法满足

控制集过多可能推高 slice 需求，需减少控制集或扩大 pblock

Vivado · Place30-487 · Pblock · ControlSets · Artix-7 (xc7a200tfbg484) / Vivado · Place 30-487

XCKU060差分引脚A13/A12如何配置为单端

A13/A12为HP Bank 66差分引脚，可分配单端信号并设LVCMOS18

XCKU060 · LVCMOS18 · pin-assignment · single-ended · XCKU060-FFVA1156 / Vivado · BIVB-1

ZCU102移植到ZCU106后DRC未布线网络错误如何解决

建议对相关IBUF_OUT网络设置CLOCK_DEDICATED_ROUTE FALSE，但根因未确认

ZCU106 · Vivado · DRC · Bitgen · ZCU106 / XCZU7EV-FFVC1156 / Vivado · DRC RTSTAT-1, DRC RTSTAT-2, Vivado 12-1345

ILA调试无波形且报错如何解决

帖中未明确根因，问题未解决

ILA · Vivado · debug · ltx · Vivado

XC7Z045FFG900的GTX bank与引脚分配错误

应查阅UG585和UG865获取Zynq-7000收发器布局图

UG476 · UG585 · UG865 · Zynq-7000 · XC7Z045FFG900

CLK66MHZ 的 LVCMOS18 IO 无法布局，如何解决？

帖中未给出明确根因与解决结论

Vivado · Place30-475 · IOSTANDARD · XDC · Vivado 2016.4 · Place 30-475

clk_fpga 单端端口却用 LVDS 标准如何解决

按板卡实际时钟输入类型选择单端或差分代码与约束

IOSTDTYPE-1 · LVDS · IOStandard · clock · IOSTDTYPE-1

IDELAYCTRL未LOC或未分组报错如何解决

每个IODELAY_GROUP只放一个IDELAYCTRL且不设LOC，工具会自动复制

IDELAYCTRL · IODELAY_GROUP · LOC · constraint

如何消除Netlist 29-160关于iostandard和PACKAGE_PIN的严重警告

该严重警告可忽略，不影响设计功能

Vivado · XDC · Critical Warning · PS7 · Vivado · Netlist 29-160

CCLK引脚报错D9不是有效引脚名

该引脚保留用于配置，帖中未给出解决方案

CCLK · pin constraint · Common 17-69 · SPI Master · Common 17-69

定义IOSTANDARD时写bitstream报DRC NSTD-1错误怎么办？

取消All Inputs并核对端口名与XDC一致后可正常生成bitstream

DRC NSTD-1 · IOSTANDARD · bitstream · axi_gpio · Vivado 2023.1 / axi_gpio_ps2 · DRC NSTD-1

Artix-7 MIG7 IOSTANDARD与Bank电压冲突如何解决

移除冲突端口的IOSTANDARD约束后DRC错误消除，剩余警告多数可忽略

IOSTANDARD · DRC · MIG7 · VCCO · Artix-7 / Vivado / MIG7 · [Netlist 29-160], [DRC BIVC-1]

约束中已定义IOSTANDARD却报未分配错误

问题未解决，疑似将PS侧引脚在xdc中分配导致

Vivado · IOSTANDARD · XDC · bitstream · Vivado 2016.1 / MYC-Y7Z010

Pblock约束导致placer无法布局报错

pblock需包含所用时钟资源，但根因未确认

pblock · placement · BUFG · Vivado · Vivado · [Place 46-13]; [Place 30-488]

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

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