MIG 相关问答

社区里带 MIG 标签的 44 条问答，按原帖浏览量排序，逐条给出中文要点与原帖链接。

MIG的AXI ID Width超出范围(0,16)如何解决

可通过手动修改.prj文件参数或参考AR#58894处理

BPI Flash启动时DDR4 MIG校准失败如何解决

增加CCLK周期至127可解决该校准失败问题

ZCU102 DDR4 MIG 在 Vivado 2022.1 实现失败如何解决？

按回答者建议用 Board Parts 建简单设计可正常实现

MIG 7 Series 时钟布线 DRC RTRES-1 报错如何解决

多位用户遇到同一报错，帖中未给出有效解决办法

导入mig.xci时IP被锁定如何解决

IS_MANAGED被设为false导致IP锁定，改回true可解锁

VMK180上CIPS连接软DDR4控制器复位引脚约束报错

VMK180板载DDR4接集成内存控制器，软MIG方案受限

Vivado生成MIG IP报XML_INPUT_FILE参数校验失败如何解决

问题未解决，怀疑与系统用户名中文等环境因素相关

MIG DDR3 DQ 引脚分配到 E12 报错如何解决

按新版 HAPS 80 手册连接，避免 DQ 落在 N1/N12 引脚

URAM作MicroBlaze本地存储器时MIG校准失败

URAM不支持初始化，不能作MicroBlaze本地存储器，需用BRAM；具体问题已提CR待查

Vitis中MicroBlaze的DDR3内存测试失败

需核对DRAM参数，尤其是延迟、时钟频率和地址总线宽度

VCU108双DDR4 MIG时钟如何配置？

需在工程中选VCU108板卡，两个MIG分别用sysclk1/sysclk2

VCU108第二路DDR4的MIG时钟如何选择？

两路DDR4须共用Bank50的SYSCLK1_300，单IP核例化两次

DDR3 MIG sys_clk失锁：LVDS与DIFF_SSTL15如何选？

LVDS在1.5V HP bank可用，但失锁根因未确认

打开MIG IP配置窗口报child process exited abnormally

问题未解决，仅确认Vivado 2015.4下可正常定制MIG

Spartan 6 MIG DDR3 校准失败原因？

校准失败于输入端接阶段，根因未确定，问题未解决

KCU105上DDR4 MIG核显示invalid core无法工作

问题由复位引起，检查复位极性后解决

Kintex-7 DDR3 MIG示例设计仿真init_calib_complete不拉高

示例设计仿真可正常，用户设计需检查DDR3模型关联与时钟复位

MIG报错：内存接口Bank必须连续

需重新设计板卡或飞线修改，无法通过设置强制Vivado按现状布线

MIG 的 blockdesign 复制导入后丢失端口怎么办

7-Series MIG 需随 *.bd 一并保留 prj/bxml/xci 或用 write_bd_tcl 重建

Vivado 2021.2 打开 MIG 示例设计报 IP_Flow 19-167 错误

帖中未给出明确根因与解决方案

如何优化DDR3 MIG 7系列内存控制器功耗

帖中未给出具体答案，建议查阅RTL或联系Xilinx FAE

Vivado 2021.1 DDR3 MIG IP MMCM 布线报错如何解决

需核对输入时钟周期约束与 MIG 中 CLKIN_PERIOD 是否一致，使 VCO 落在 600-1200 内

两片DDR3并联32位仿真init_calib_complete不拉高

修改ddr3_model_parameters.vh预定义参数匹配32位并联后仿真通过

VU19P MIG DDR4读未写空间报SLVERR？

回答者认为SLVERR是AXI事务不成功的预期响应，未给出根因

两个DDR2控制器共用IODELAY_GROUP导致布局报错如何解决？

为每个MIG DDR2控制器分配唯一的IODELAY_GRP名称即可解决

拖入DDR3/SDRAM时MIG报IP_Flow 19-3460错误

建议参考Digilent论坛相关帖子中的解决方案

DDR3 IP 实现后无法生成比特流

DDR3 IP 实现后存在部分布线网络导致无法生成比特流

Vivado MIG是否支持VCU108的-083内存及80位总线？

需在MIG GUI中选对内存型号；IPI模式仅支持64位，非IPI可支持80位

DDR4 MIG IP 导致时序不收敛如何解决

帖中未给出有效解决方案，仅重复问题描述

DDR4 IP 内 MMCM 时钟路径时序失败如何复位

可用 MIG 的 ui_clk_sync_rst 作为全局复位

Spartan 6上MIG是否支持SDR SDRAM及如何在XPS中添加

帖中未给出明确结论，仅建议确认IP核与XPS/ISE及操作系统兼容性并参考在线教程

3路AXI VDMA配MIG 7与DDR3带宽不足如何配置

带宽需求需按读写双倍计算，约为8 Gbps

ZCU208上MIG DDR4写操作不稳定直至失效

帖中仅描述现象并附配置文件，未给出根因或解决方案

MIG生成报错Unconfigured MIG instance如何解决

问题未解决，需提供配置截图与管脚约束文件进一步排查

US MIG IP 行为仿真能否加入校准流程？

US MIG IP 行为仿真无法启用校准阶段

ZCU104上MIG校准失败(cal fail)如何排查？

疑似引脚、DRAM参数或复位问题，根因未确认

MIG修改DQ引脚位置报Place:1073错误

DQ交换须限制在同一数据组内，硬件交换即可，无需改XDC

PHY ONLY 模式 MIG DDR4 仿真 CKE 未拉低 500us 原因？

帖中未给出原因或解决方案

ML605板DDR3 MIG示例设计不工作

需进一步检查时钟连接、复位状态及仿真确认

MIG 7系列如何优化功耗与刷新周期

MIG仅能通过GUI做有限功耗优化，改刷新率不可行，需更多控制则用PHY only流程

Zynq-7000与7系列MIS如何连接AXI4从接口？

提问不明确，仅给出DDR接口的一般性建议

ZU48 RfSoc DDR4 MIG AXI协议检查失败

复位fabric状态机时需同时复位DDR4核，避免残留不完整突发

多rank LRDIMM下MIG刷新导致带宽损失如何优化

帖中仅描述现象并提问，未给出解决方案

Kintex UltraScale DDR4 32位数据线加ECC如何生成Pad报告

帖中未给出32位数据线加ECC的可行方案，校准失败后能否访问内存也未明确

MIG 相关问答

相关标签