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simulation 相关问答

社区里带 simulation 标签的 46 条问答,按原帖浏览量排序,逐条给出中文要点与原帖链接。

Vivado HLS 仿真报 XSIM 43-3322 静态展开失败如何解决
回答仅建议检查参数类型与递归支持,未给出明确修复结论
Vivado卡死在executing simulation step如何解决
回退到Vivado 2019.2后问题消失,重装2020.2无效
Vivado仿真报Simtcl 6-50子进程未找到如何解决
有用户通过调整文件位置解决,根因未确认
仿真报错VRFC 10-3008不支持隐式端口连接怎么办
改用显式端口连接后问题解决
Vivado2015.3仿真报USF-XSim 62错误如何排查
需查看项目目录.sim子文件夹中的仿真日志定位失败原因
Vivado仿真报XSIM 43-4316找不到xil_defaultlib文件
用户自行处理后仿真恢复正常,具体原因未确认
Vivado 2020.2 仿真报错 17-153 如何解决?
该参数在 2020.2 不支持,移除后重试仿真
C仿真报错main返回非零值1如何解决
帖中未给出解决方案,链接失效
Vivado仿真elaborate步骤执行elaborate.bat脚本失败
官方建议升级到Vivado 2021.2验证问题是否仍存在
Turbo译码器block_size设1020仿真报错原因?
原因未确认,回答3推测与block_size对应实际数据长度N+4有关
Vivado仿真报迭代上限10000错误如何排查
疑似FSM卡死导致零延迟振荡,需检查状态机
Alveo U50 HBM IP example design仿真报错怎么办
HBM仿真需第三方仿真器,约束问题需定义port位置和电平标准
Vivado用VCS仿真IP时elaborate报vlogan语法错误
版本匹配关系已列出,但根因未确定,需继续研究
Vivado2020仿真报Iteration limit 10000 reached是什么原因?
修改敏感列表无效,建议加-tp -tl、设断点单步定位或换2022.2版本验证
行为仿真报错找不到vsim.exe如何解决
可改用Vivado Simulator,或配置ModelSim库路径
Vivado 2020.2 下 Xcelium 编译步骤失败如何解决?
需查看 compile.log 定位错误,并检查编译库路径设置
C仿真报错main返回非零值1如何解决
帖中未给出解决方案,仅指出问题重复
时钟向导MMCM仿真时钟不输出怎么办?
统一复位极性并初始化TB时钟后仿真恢复正常
Kintex-7 DDR3 MIG示例设计仿真init_calib_complete不拉高
示例设计仿真可正常,用户设计需检查DDR3模型关联与时钟复位
例化72个Block RAM后Modelsim报内存分配失败
注释RAM可运行、保留72例化即报错,根因未确定
UltraScale+ PCIe示例设计仿真elaborate失败
官方复现默认示例仿真无报错,问题原因未定位,已发送可正常仿真的工程归档
Vivado行为仿真找不到输入时钟怎么办
帖中未给出明确结论,仅提供删除sim目录、重建工程和升级IP等排查建议
自定义IP仿真需逐个指定库名如何解决
用TCL命令一次性为所有文件设置xil_defaultlib库
USF-XSim-62编译步骤失败如何排查?
需查看compile.log定位具体错误,权限已确认开启
两片DDR3并联32位仿真init_calib_complete不拉高
修改ddr3_model_parameters.vh预定义参数匹配32位并联后仿真通过
AXI VIP从机ready信号延迟1ps是否影响仿真?
VIP的ready延迟属正常且更贴近硬件,仿真报错应排查testbench
仿真报错VRFC 10-2063找不到模块TEST
帖中未给出解决方案,问题仍未解决
Vivado仿真报dma_fifo未在work库编译
帖中仅复述报错,未给出原因或解决办法
QDMA 5.0 用 Xsim 仿真卡在 0fs 后崩溃?
QDMA 5.0 用 Xsim 仿真为已知问题,建议换用其他受支持仿真器
Vivado调用Modelsim仿真报vcom-1195找不到work.div_100
库映射不一致疑为诱因,但根因未确认
Vivado仿真报XSIM 43-4316找不到xil_defaultlib
添加library声明后仍报同样错误,问题未解决
U280上Vivado2020.2流程:硬件管理器未检测到卡且仿真编译报错
安装USB驱动后问题解决
Xilinx FFT 9.1 无法用 VCS 2020.03 仿真?
帖中未给出解决结论,问题仍待 Synopsys 与 FFT IP 团队排查
Vivado 2018.2 仿真忽略 HDL 修改需删仿真文件
疑似缓存损坏,需关闭 Vivado 后删除仿真缓存文件夹再重启
QDMA示例设计仿真报FATAL_ERROR如何解决?
属Vivado仿真器已知问题,已提CR,可尝试注释board.v中LED引用
Vivado仿真报XSIM 43-4316找不到文件
添加源文件后仍报同样错误,问题未解决
ModelSim独立仿真报v_tpg实例化失败
补丁不适用2022.2,从Vivado内启动ModelSim可规避该问题
PHY ONLY 模式 MIG DDR4 仿真 CKE 未拉低 500us 原因?
帖中未给出原因或解决方案
Vivado行为仿真时无提示崩溃如何排查?
多轮排查后仍未定位根因,问题未解决
SMPTE UHD-SDI RX子系统能否用于仿真?
可能能跑通仿真,但Xilinx不提供测试环境、指导或支持
Vivado 2021.2 在 Windows Server 2016 关闭仿真耗时近 9 分钟
帖中仅质疑系统是否受支持,未给出结论
Vivado仿真与ModelSim结果不一致如何排查?
问题未解决,需进一步验证delta-delay假设
Vivado 2021.2 导出的 Xcelium 仿真库编译报错怎么办?
应改用 UG973 v2021.2 列出的兼容 Xcelium 版本,并先用 compile_simlib 验证
Vivado点击Elaborate Design后无报错闪退
若RTL无语法错误可跳过Elaborate步骤
PCIe示例设计中DMA读写失败如何配置
问题未解决,仅确认器件与默认IP配置
Tandem PROM PCIe示例仿真报startup_i未声明
问题未解决,仅询问了Vivado版本和仿真器

相关标签

Vivado 32xsim 9ModelSim 5MIG 3PCIe 3DDR3 2Windows 2elaborate 2crash 2QDMA 2TCL 2Vitis 2

只做要点整理、非原文转载;帖中没给出结论的标注「社区未闭环」,技术细节以原帖与 AMD 官方文档为准。

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