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Spartan 6 MIG DDR3 校准失败原因？

DDR 校准与 MIG社区未闭环原帖 8 个回答 · 616 次浏览|器件：Spartan-6 XC6SLX25-3FTG256 / XC6SLX75-2CFGG484，MIG IP，DDR3 MT41K128M16

一句话结论：校准失败于输入端接阶段，根因未确定，问题未解决

现象

仿真 calib_done 拉高，硬件校准失败；换板后时好时坏

根因

帖中未明确；已定位校准输入端接阶段失败，P_Term/N_Term 恒为 0x00，原因未确定

可尝试的处理步骤

参考 ug388 的 general guidelines
修改 MIG 顶层时钟参数（C1_CLKOUT*_DIVIDE、C1_CLKFBOUT_MULT）
尝试复位 MCB：高有效复位 2us 后释放；或 1us 后拉高、脉宽 50ns/100ns
用 Chipscope 定位失败校准阶段，发现 calibrated Input termination 阶段失败，P_Term/N_Term 为 0x00
查阅 AR#43638 关于 Calibrated Input Termination 的说明

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpQnpSAE/spartan-6-fpga-and-ddr3-dram-memory-interface-ca

相关资料

该问题涉及的器件系列（点进去看同系列其他踩坑记录）：

Spartan-6 / Spartan-7 →

打开MIG IP配置窗口报child process exited abnormally Zynq UltraScale+ DDR校准失败如何解决 US MIG IP 行为仿真能否加入校准流程？

相关标签：Spartan-6 · MIG · DDR3 · calibration

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