DDR 校准与 MIG社区未闭环原帖 9 个回答 · 663 次浏览|器件：VCU108 / Vivado / MIG
一句话结论：两路DDR4须共用Bank50的SYSCLK1_300，单IP核例化两次
DDR4 c2使用SYSCLK2_300编译失败，提示系统时钟端口须与存储器接口同I/O Bank列
MIG的MMCM输入时钟须来自存储器接口所在I/O列的GCIO对；SYSCLK2_300位于Bank70，与DDR4 c2所在Bank44-46不同列，故不可用
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00005u9ZNKSA2/hi-ive-got-a-vcu108-board-with-2-memory-banks-bu
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Kintex-7 →相关标签：VCU108 · DDR4 · MIG · clocking
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