DDR 校准与 MIG社区未闭环原帖 9 个回答 · 573 次浏览|器件：Vivado 2014.3.1 / KC705 / Kintex-7
一句话结论：示例设计仿真可正常，用户设计需检查DDR3模型关联与时钟复位
仿真example_design时init_calib_complete始终不拉高，看不到数据跳变
帖中未明确；回答推测可能是DDR3模型未正确关联或时钟/复位不正确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHkUMSA0/kintex7-ddr3-memory-interface-generator-example-
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Kintex-7 →相关标签：DDR3 · MIG · Kintex-7 · simulation
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