DDR 校准与 MIG社区未闭环原帖 1 个回答 · 394 次浏览|器件：ML605 / ISE 14.7 / MIG
一句话结论：需进一步检查时钟连接、复位状态及仿真确认
clk_ref_bufg不翻转，iodelay_ctrl_rdy始终不高
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpaZvSAI/ddr3-memory-interface-problem-on-the-ml605-board