DDR / MIG已闭环原帖 4 个回答 · 533 次浏览|器件：Artix7 XC7A100 / Vivado / MIG / MT41J256m16
一句话结论：修改ddr3_model_parameters.vh预定义参数匹配32位并联后仿真通过
32位两片DDR3并联行为仿真中init_calib_complete始终不拉高
ddr3_model_parameters.vh中预定义参数未考虑并联情况，ddr3_model信号位宽仍为16位而非32位
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00006CmI3fSAF/xc7a100-%E8%B0%83%E5%BC%8Fddr3-axi%E6%8E%A5%E5%8
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Artix-7 →相关标签：DDR3 · MIG · Artix7 · simulation
就这个问题继续问 AI → ← 返回 AMD 社区问答速查