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Vitis 相关问答

社区里带 Vitis 标签的 120 条问答，按原帖浏览量排序，逐条给出中文要点与原帖链接。

创建 zynqmp_fsbl 应用时 BSP 创建失败
中断接口未正确定义为中断可能导致该 BSP 创建失败
Ubuntu 20.04 上安装 2021.2.1 更新报无有效安装
可重装 2021.2 或合并 installedSW.xml 注册条目解决
Vitis加速部署报libxilinxopencl.so.2找不到
重新设置路径后可继续编译
Vitis2020.2 HLS Co-simulation报Simtcl 6-50失败
问题无法稳定复现，官方暂无法给出解决方案，建议先检查安装环境
AXI EthernetLite 在 Vitis 中 lwIP 应用创建失败
问题已复现，疑似 lwIP 与 emaclite 回归，等待确认是否为 bug
Vitis Windows 下生成 BOOT.BIN 报错无法读取平台 XML 元数据
帖中未给出根因，用户改用命令行 bootgen 手动生成 BOOT.BIN
Vitis 2021.2 中 Makefile 报错如何解决
修改 makefile 未解决，问题待 AMD 修复，用户已通过 EZMove 上传工程
Vitis编译Zynq Linux应用报错找不到zynq_fsbl.elf
可单独build application规避，或用bootgen命令自行生成
自定义IP核生成的Makefile开箱即报错
Windows下自定义IP的Makefile生成有误导致构建失败，已提交CR
下载fsbl.elf时报内存写错误如何解决？
需排查工程占用、开关设置及FSBL问题，根因未确认
HLS报错thread-local storage不支持怎么办
需检查并修正综合CFLAGS及所包含库
固化程序可烧FPGA但无法烧写Flash怎么办？
问题未解决，仍无法将固化程序烧录到Flash
ZC706上无Zynq IP时如何运行MicroBlaze代码？
开发阶段调试器可烧写FPGA，但该向导下载方式需PS，帖中未给出最终解决办法
Zynq 7000 从 XSA 生成平台失败
lopper 地址映射解析缺陷，修改脚本或使用最新 lopper 可解决
Zynq-7000编译CMSIS-DSP启用NEON报错
帖中未给出原因和解决方案，问题未解决
Vitis 2024.1 调试 MicroBlaze 报错找不到 Hart 目标
多种绕过方法可让调试运行，但根因帖中未确认
Kria KD240 无法启动 JTAG 调试，FSBL 退出断点超时
KD240 默认面向 Linux 开发，传统 JTAG 调试需硬选 JTAG 启动模式，帖中未给出最终解决结论
Vitis Classic 2023.2 在 UTM 虚拟机中无法连接 ZYBO Z7 下载程序
将 UTM 虚拟机 USB 支持改为 USB 3.0 (XHCI) 后可正常下载并调试
ZYNQ7000编译CMSIS DSP库命令行过长无法生成elf怎么办
可先用CMake将CMSIS DSP库编译为静态库再在Vitis工程中引用
C仿真报错main返回非零值1如何解决
帖中未给出解决方案，链接失效
旧SDK项目导入Vitis 2020.2后build platform报makefile错误
问题未解决，建议用template xsa新建平台验证并上传完整build log
运行 installLibs.sh 提示 command not found 怎么办？
文件存在但直接执行报错，可尝试修改日志路径或使用修改版脚本
Vitis 2020.2 Program Flash烧写mt25ql512失败无响应
提问者称已找到错误并修复，Vitis烧写恢复正常，但未说明具体原因
Vitis运行hw示例报无法打开设备文件
重装升级组件或暴露/dev/xfpga可解决，根因未确认
VCK5000在Vitis IDE中编译cl_lmem_2rw报SD启动模式错误
Vitis IDE对VCK5000支持不佳，建议改用Makefile流程
DPU链接时clk_out3时钟ID应为6还是3？
平台时钟ID需与DPU-TRD的prj_config_104_2dpu中[clock]段匹配
Vitis 2021.2 构建 Zynq R5 DPDMA 示例报 nearbyint 未定义
nearbyint() 属于数学库，帖中未给出最终修复结论
Vitis+Vivado协同仿真报Simulator 45-9错误如何解决
加-g可生成--debug typical，但vpl.tcl的debug_level控制方式未确定
U280 ES1 构建报 Part 未安装如何解决
需安装 U280 ES1 development shell 才能构建工程
Vitis编译平台报XilSleepTimer_Init未定义引用
检查BSP库勾选并清理重建平台可尝试解决
Vitis裸机项目构建时readelf路径错误如何解决？
问题未解决，仅确认多个系统项目均复现该错误
Vitis 2020.2 中 LOC 约束无法放置 GTY 8 lane 收发器
移除并重新应用 GT_CHANNEL 的 LOC/BEL 属性，或修正 postopt.tcl 中冲突的收发器引脚约束
Zynq7020固化烧写QSPI Flash一直失败
Flash不在支持列表，换片仍失败，怀疑硬件连接问题，未定论
UG1165第5章AXI CDMA示例缺少xaxicdma.h
更新Vitis硬件平台后删除手动导入的axicdma源码即可正常构建
ZCU102 Linux域运行Hello World报Program does not exist
问题未确认解决，需检查Agent配置及调试配置中的本地/远程路径
Vitis 2020.1 自定义IP驱动链接报错
帖中未给出明确根因与解决方案
Vitis中MicroBlaze的DDR3内存测试失败
需核对DRAM参数，尤其是延迟、时钟频率和地址总线宽度
自定义IP导致Vitis导出硬件工程构建失败？
多位用户遇同类问题，指向make文件生成，根因未确认
C仿真报错main返回非零值1如何解决
帖中未给出解决方案，仅指出问题重复
Vitis 2022.2 启动 A53 裸机程序报 can't read "map"
帖中未给出有效解决方案，问题仍未解决
Vitis统一IDE 2023.2无法从含自定义IP的XSA构建裸机应用
帖中仅指出自定义驱动需按移植指南适配，未给出结论
Vitis 2022.2 生成 cmake 文件失败如何解决？
重装 Vitis 2022.2 后该错误消失
VCK190集成DPU时aiecompiler设备名报错如何解决
替换compile_ip.csh.221中的-device参数为-platform后问题解决
Vitis启动程序报APB内存访问端口禁用错误
帖中未给出根因或解决方案
Vitis hw_emu导出IP时vitis_hls报错
问题未解决，仅确认vitis_hls单独综合正常但导出.xo仍报错
xczu1cg自定义板FSBL启动失败且DDR识别错误
电源时序问题已修复使能编程，但FSBL打印异常与DDR误识别为DDR3仍未解决
Vitis教程中ROOTFS目录位置如何设置？
回答建议source $ROOTFS下的environment-setup脚本即可
CSU DMA 挂起导致 AES 传输超时如何解决
改用 Vitis GUI 生成的使用 OCM 的示例后问题消失
Vitis连接Zybo Z7报找不到ARM设备
检查主机是否有多个hw_server实例在运行
VPL HDPR-18：cell 无 Pblock 范围错误
需让 pblock 覆盖 BUFG 单元或避免推断 BUFG
v++编译报错thread-local storage不支持怎么办
帖中未给出解决方案，仅复述了报错与编译命令
SDSoC迁移到Vitis后place_design报错如何解决
疑似内存不足导致进程被杀，需更大内存机器验证
2019.2升级后SDI无法采集视频
应用临时补丁后2019.2可正常将SDI视频编码为MPEG
从SDK 2018.3迁移到Vitis 2021.1出现FreeRTOS与LibMetal链接错误
基于Empty Application(C)模板建工程可正常链接，FreeRTOS Hello World模板则失败，具体原因未明
Vitis串口Hello World无法在Teraterm显示
问题未解决，仍在确认bit流是否包含MicroBlaze及其外设
HLS报错xc7z020-clg400-2不是可识别器件
帖中仅重复报错信息，未给出原因或解决办法
ZYBO Z7 如何上电自动启动 Vitis C++ 程序
用 Vitis 生成 boot image 写入 SD 卡或 QSPI Flash 并选对启动模式即可上电自启
Vitis运行Hello World报FSBL退出状态检测失败
启用symbol server后仍超时，问题未解决
Vitis 2021.1在Ubuntu 22.04编译报错怎么办？
帖中未给出原因或解决方案
Vitis自定义IP构建BSP时报*.c无效参数错误
帖中仅重复报错信息，未给出根因或解决方案
Vivado升级后Vitis工程无法打印Hello World
问题未解决，怀疑IP迁移导致，待确认XSA与BSP UART设置
Vitis硬件仿真报Vivado Simulator FATAL_ERROR如何解决
崩溃根因未确定，疑似XRT问题，已提交CR进一步调查
reuse_bit生成xclbin后vitis_analyzer无kernel怎么办
建议尝试--reuse_impl ./routed.dcp，根因未确认
Vitis中程序设备无法检测处理器且无法选择ELF文件
程序设备GUI用于填充PL的BRAM，Zynq Ultrascale更新DDR应通过bootgen修改BIF文件
如何用Vitis连接JTAG调试VxWorks启动
提问者最终用xsdb连接JTAG单步调试解决了问题
Ubuntu 20.04 安装 Vitis 2021.2 解压 rdi_0309_2021.2_1021_0703.xz 报错如何解决？
根因未确认，需先排查存储空间与安装环境
ZCU-216 JTAG下载时FSBL退出断点报错
删除并重建硬件平台（勾选lwIP）后问题解决
Vitis Unified IDE 2025.1 无法在 Program Device 中检测到 FPGA 目标
Vivado 和 XSCT 能识别目标，但 Vitis Unified IDE 的 Program Device 无法检测到，帖中未给出结论
MIPI CSI2 Rx IP 的每时钟像素数为何硬编码为4？
可在 IP GUI 中修改并重新生成，但移植报错原因未明确。
Vitis构建Vadd示例出现52个错误如何解决
建议安装依赖库并选择aarch64-xilinx-linux作为sysroot，问题是否解决帖中未确认
Vitis生成设备树报hsi::generate_bsp失败
问题未解决，需完整日志进一步排查
Vitis AIE 仿真编译报 MapperPartitioner 运行时利用率超限
重写 graph 文件后错误消失，疑为连接定义错误所致
Vitis Accel示例C仿真通过但协同仿真报SIGSEGV
问题未解决，仅建议检查数组a的大小定义
Vitis 2022.2 无法通过 JTAG-HS1 连接目标
建议联系 Digilent 确认 HS1 驱动及 Vitis 兼容性
Vitis软件仿真因libstdc++版本报错如何解决
无权限时可通过设置LD_LIBRARY_PATH指向新版libstdc++规避
节点锁定许可证如何从Windows迁移到Linux双系统
节点锁定许可证可在Windows或Linux任一环境使用，在Linux中重新加载即可
1G/2.5G AXI Ethernet Subsystem IP 与 lwIP 裸机编译失败
该问题在多个版本复现，帖中尚无解决方案
Vitis 2021.2 仿真报符号查找错误
帖中未给出根因或解决方案
Vitis hw_emu 中 HLS 报错但 sw_emu 正常？
问题未解决，根因未确定，仅怀疑与 sc firmware mismatch 有关
xclbin生成耗时4.5小时且频率变化如何解决
帖中未给出结论，频率变化原因及缩短实现时间的建议均未明确
Vitis 2020.2 中 xsct 命令序列导致 FSBL BSP 编译选项错误
帖中未给出根因或解决方案
Ubuntu 20.04 上如何运行 Vitis 2019.2？
建议用 docker/VM 搭 Ubuntu 18.04 环境装 2019.2，但未验证
JTAG USB Platform 2 设备无法识别怎么办？
需先确认设备管理器能否枚举硬件，再按平台安装Vitis自带线缆驱动
ZynqMP 19EG核心板勾选DDR controller后Vitis JTAG与SD启动均失败
问题未定位，讨论停留在确认核心板型号阶段
Zybo Z7 Pcam 5C示例加MIPI CSI-2 IP后Vitis2023.2平台构建失败
2023.2平台构建失败原因未确定，需进一步排查
Petalinux 构建 FSBL 编译报错而 Vitis 正常？
提问者未给出根因，回答者建议改用 -D 编译选项而非补丁
U200加速卡计算单元检测为0怎么办？
dmesg无报错，问题原因未确定
VAI_C编译报错找不到ReLU层优化模式怎么办
将ReLU层移到残差分支之前后编译成功
如何让FSBL和PMU BSP不使用gem3？
按隔离配置排除GEM3后，PMUFW与FSBL可正常构建
Vitis 无法单步进入自定义 IP 驱动库
帖中未给出结论，仅提出如何配置调试器以调试该库
Vitis升级2023.2后FSBL报DDR_INIT_FAIL
根因未确定，需用DRAM测试进一步排查
Vitis EM_SIMULATION 结束时 xsimk 报 corrupted size vs. prev_size
帖中仅复述错误与回溯，未给出根因或解决方案
plm log 中检测所有错误的正则表达式？
帖中未给出任何正则或错误格式，问题未获解答
Vitis内嵌terminal串口调试为何闪退？
帖中未给出结论，仅建议核对安装要求与依赖库
Vitis 2022.1 创建 AXI4 IP 平台构建失败如何修复 Makefile
需按 AR 修改相关 Makefile，但帖中最终未确认解决
Vitis构建来自IP仓库的IP平台时报错
重新创建IP后问题解决
Vitis Unified 2023.2 生成的FSBL无法在SD卡启动
两种工具链生成的FSBL存在差异，需对比编译配置与ELF文件排查
Vitis工程迁移后makefile仍指向旧路径如何修改
帖中未给出有效解决方案
Vitis 2025.2 中 FSBL 目标为 R5 时烧写 Flash 失败
改用 A53 目标的 FSBL 可绕过该回归问题
CoraZ7构建Linux应用时bootgen写SD卡失败
问题未解决，帖中未给出根因或修复方法
Vitis Unified 2024.2 自定义IP生成xxgate_g.c文件名错误
添加-type advanced选项后config文件正确生成
Vitis 编程 Genesys2 报找不到 FPGA 设备
问题未解决，重装后仍因 data2mem 调用失败无法编程
Vitis升级22.2后QDMA执行时间偶增0.5秒
升级后出现间歇性0.5秒延迟，帖中无根因与解决方案
AIE A-to-Z JTAG流程添加hw_link生成的XSA导致构建失败
JTAG裸机流程需用v++生成的XSA，但添加后构建失败原因未明
平台设为QSPI启动模式时应用工程无法构建
问题未解决，无明确根因与可行方案
哪里能找到Vitis/Vivado错误码文档？
帖中未给出错误码文档的查找途径
2020.1 Vitis数据库库kernel在U280上时序错误
跳过时序检查后成功生成xclbin
Teraterm中device-dma failure提示DMA写周期忙如何解决
问题未解决，回答认为BD中AXI4Stream必要信号仍未连接
Vitis Unified 2025.2 自定义IP驱动检测与平台生成问题
按脚本移植驱动到SDT框架并在Vitis Unified 2025.2中重新生成BSP后，驱动可被正常添加
Vitis 2025.2 potrf 联合仿真报错无原因如何处理
需用 pragma 正确配置 top 函数参数接口，并确认所用接口支持联合仿真
VPSS缩放裸机代码无法正常工作如何排查
建议检查AXI4 Stream to Video out状态端口与视频流时钟频率
Vitis 2024.1 在 Ubuntu 安装解压报错如何解决
帖中未给出明确根因与解决步骤
Vision库示例构建出现Trace hub警告并导致时序错误
帖中未给出根因或解决方案
构建应用工程时报Package not supported错误
帖中未给出明确结论
Zynq-7000访问PL AXI-Lite寄存器报内存写错误
用户新建工程重试后问题解决，具体原因未明确
启用DDR ECC的XSA在Vitis中FSBL失败怎么办
问题未解决，提问者暂搁置，等待后续再排查
SD卡上长目录名opendir失败怎么办
帖中未给出根因或解决方案
Vitis创建平台时找不到DTS文件怎么办？
问题未解决，疑似与Ethernet Subsystem相关，杀毒软件非原因
Vitis下载程序报PLM Error 0x326如何解决
0x326疑为IDCODE不匹配，需核对器件型号
Zynq UltraScale+ MPSoC四核AMP裸机运行JTAG超时与EDITR not ready错误
帖中未给出根因或解决方案

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FSBL 17JTAG 11Ubuntu 10custom IP 9HLS 7XSA 6Zynq-7000 6Vivado 6Zynq 6Makefile 5MicroBlaze 5QSPI 4

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

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