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知识库›AMD 社区问答速查›1G/2.5G AXI Ethernet Subsystem IP 与 lwIP

1G/2.5G AXI Ethernet Subsystem IP 与 lwIP 裸机编译失败

PCIe / XDMA社区未闭环原帖 9 个回答 · 427 次浏览|器件：Vitis 2022.2 / Vivado 2022.2 / KCU105(2020.2)

一句话结论：该问题在多个版本复现，帖中尚无解决方案

现象

Vitis 添加 lwIP 后无法编译，要求中断引脚连接中断控制器，连接后仍报错

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00007a1wC3SAI/1g25g-axi-ethernet-subsystem-ip-not-working-with

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相关标签：lwIP · AXI Ethernet · Vitis · baremetal

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