fpga.love
EN App
知识库›AMD 社区问答速查›SDSoC迁移到Vitis后place_design报错如何解决

SDSoC迁移到Vitis后place_design报错如何解决

DDR / MIG社区未闭环原帖 6 个回答 · 541 次浏览|器件:Vitis 2020.2 / Alveo U50(错误码:place_design ERROR)

一句话结论:疑似内存不足导致进程被杀,需更大内存机器验证

现象

硬件编译阶段随机在4/5步失败,报place_design ERROR

根因

帖中推测为机器内存不足(16GB),进程被操作系统Killed,但未最终确认

可尝试的处理步骤

本文基于 AMD 客户社区(原 Xilinx 论坛)真实问答整理为中文要点,非原文转载;技术细节以原帖与 AMD 官方文档为准。
原帖:https://adaptivesupport.amd.com/s/question/0D52E00006iHqa5SAC/migration-of-project-from-sdsoc-20183-to-vitis-2

相关资料

Vivado生成MIG IP报XML_INPUT_FILE参数校验失败如何解决DDR4参考时钟BUFGCE-MMCM布局次优报错如何解决两片DDR3并联32位仿真init_calib_complete不拉高

相关标签:Vitis · place_design · migration · memory

就这个问题继续问 AI → ← 返回 AMD 社区问答速查