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时序与实现 排障速查

综合、实现、约束与 WNS/TNS 报错。这里汇总社区中 52 条相关问答的中文要点，按原帖浏览量排序。

涉及错误码：Common 17-69、DRC LUTLP-1、Designutils 20-1280、MapLib:30、Route 35-426、Timing 38-282、Timing 38-476、USF-XSim-62、VPL-4、Vivado 12-4739、[Place 30-487]、place:543

实现后时序不满足要求如何修复？
改用与 ILA 相同的时钟后所有警告消失
timing · setup · ILA · CDC · ZYNQ / ILA / HDMI 工程
1G/10G/25G以太网子系统实现后出现时序失败怎么办？
问题未解决，仅提出排查方向，根因未明确
Ethernet · Timing · Constraints · BUFG · Kintex Ultrascale KCU105 / 1G/10G/25G Switching Ethernet Subsystem · Designutils 20-1280
Clocking Wizard输出930MHz时钟时序不满足如何解决
933MHz超出BUFG上限，需避开BUFG或改用其他方案
Clocking Wizard · MMCM · BUFG · Timing · VC707 / Clocking Wizard · Timing 38-282
ISE 14.7 MAP报错place:543资源未满却无法布局
疑似ISE工具本身问题，仅能尝试不同MAP选项规避
ISE · MAP · place543 · Spartan6 · ISE 14.7 / xc6slx16-ftg256-2 · place:543
ILA添加总线探针时选错探针并触发设置报错
通过编辑ltx文件将同名探针net名改为唯一可规避该问题
ILA · Vivado · ltx · probe · Vivado ILA 2019.1
Zynq UltraScale+ TEMAC RGMII TX时序失败如何解决？
建议先验证输出延迟约束并尝试默认流程与手动布局MMCM
Timing Closure · RGMII · TEMAC · Zynq UltraScale+ · Zynq UltraScale+ xczu6eg / Tri Mode Ethernet MAC 9.0 / Vivado
Spartan-6 LX9 MCB_DDR3_rzq 的 LOC 约束 K7 无效报错
需确认 K7 在当前封装是否有效，无效则改到 MCB bank 内有效引脚
Spartan-6 · MCB_DDR3 · UCF · MapLib · Spartan-6 FPGA LX9 MicroBoard / ISE / XPS · MapLib:30
Router无法修复不可布引脚保持违例怎么办
若时序报告无违例且布线无错误可忽略该警告
Vivado · hold violation · route_design · phys_opt_design · Vivado · Route 35-426
KC705上3线SPI接口综合出现时序错误
需改用合法时钟源，避免组合逻辑生成时钟
SPI · timing · clocking · KC705 · Vivado / Kintex-7 KC705 / ADS8321
Zynq7Z045-2L升级Vivado后DSP48E1时钟建立时间变差
建议用流水线或综合retiming改善该路径时序，根因未定论
DSP48E1 · timing · Vivado · pipelining · Vivado 2020.2 / Zynq7Z045-2L
Vivado为何同时报Synth 8-6014和8-3332？
两条信息内容重复，可屏蔽其一，根因待研发确认
Vivado · Synthesis · Warning · set_msg_config · Vivado（帖中未给出具体版本/器件） · Synth 8-6014, Synth 8-3332
VCK5000 上 XRT 安装编译失败如何解决？
将内核回退到 5.8.0-63 后可安装 XRT 2.9.317
VCK5000 · XRT · Ubuntu · kernel · VCK5000 / XRT 2.9.317 / Ubuntu 20.04 LTS
连接ILA后出现DRC LUTLP-1组合环告警怎么办？
帖中未给出根因或解决方案
Vivado · ILA · DRC · Combinatorial Loop · Vivado / ILA · DRC LUTLP-1
MMCM动态重配置后如何设置输出时钟约束
可用create_generated_clock -add为MMCM输出定义约束，但重配置后复位及电流问题未解决
MMCM · dynamic_reconfiguration · create_generated_clock · timing_constraints
MMCM动态相移时出现时序错误怎么办
跨时钟域路径需用CDCC处理或统一时钟，不能忽略时序错误
MMCM · Dynamic Phase Shift · CDC · Timing · KCU105 / Vivado / MMCM
USF-XSim-62编译步骤失败如何排查？
需查看compile.log定位具体错误，权限已确认开启
USF-XSim-62 · xsim · simulation · compile · Vivado / xsim · USF-XSim-62
降低XDC工作频率能解决WNS为负吗？
不应靠改XDC频率掩盖问题，应修改设计满足时序
WNS · XDC · timing closure · pipeline · Vivado 2018.2 / ZedBoard
生成比特流后出现时序错误如何解决
信息不足，需提供时序报告和时钟结构才能定位
timing · hold slack · bitstream · vivado · Timing 38-282
xocc双时钟内核时序不满足导致自动降频失败
建议提高实现努力级别、添加--slr、拆分多DDR内核或导出DCP分析时序
xocc · timing · VPL-4 · SdAccel · SdAccel 2019.1 / xilinx_u250_xdma_201830_1 · VPL-4
reuse_bit生成xclbin后vitis_analyzer无kernel怎么办
建议尝试--reuse_impl ./routed.dcp，根因未确认
Vitis · xclbin · vitis_analyzer · reuse_impl · Vitis
Kintex Ultrascale+ 775到387.5MHz跨时钟域同步时序不收敛
改用Performance实现策略后时序通过，但根因未确认
CDC · timing · MMCM · implementation · Kintex Ultrascale+ / Vivado
DDR4 MIG IP 导致时序不收敛如何解决
帖中未给出有效解决方案，仅重复问题描述
DDR4 · MIG · timing · Vivado · Vivado 2020.2 / XCZU28DR-2FFVG1517E RFSoC
能否让实现工具自动调整IDELAYE3延迟值？
帖中建议用Tcl自动化或据setup/hold余量一次算出IDELAY值，未给出最终方案
IDELAYE3 · LVDS · Vivado · Timing · Zynq UltraScale+ HP I/O / Vivado
Nexys A7 采集ADC数据时I/O延迟时序问题如何解决
讨论中建议用ODDR转发时钟并避免PMOD高速信号，问题未闭环
timing · set_input_delay · set_output_delay · ODDR · Vivado 2019.1 / Nexys A7 50T / MCP33151/41-10
VCU TRD 2018.3 实现时序不满足
问题未解决，官方仍在调查中
VCU TRD · timing · Vivado · ZCU106 · Vivado 2018.3 / ZCU106 VCU TRD
Vivado重编译后时序失败原因？
实现策略不同可能导致部分方案无法满足时序
Vivado · timing · implementation · repeatability · Vivado 2018.1
DDR4 IP 内 MMCM 时钟路径时序失败如何复位
可用 MIG 的 ui_clk_sync_rst 作为全局复位
MMCM · DDR4 · MIG · timing · Vivado（帖中建议 2022.x/2023.x）
HDMI 2.1 TX FRL模式如何正确输入8K30原生接口数据
官方建议查阅产品指南与ZCU106示例设计，8K30问题未解决
HDMI2.1 · FRL · 8K30 · ZCU106 · HDMI 2.1 TX Subsystem / ZCU106
ZynqMP 4EV板VCU上电al5d/al5e探测失败error -22
根因未确认，需按VCU TRD核对设计、dtb与模块加载顺序
VCU · ZynqMP · al5d · PetaLinux · PetaLinux 2022.1 / ZynqMP 4EV · -22
IOB寄存器输出200MHz时序失败如何解决
LVCMOS33无法达到DDR400，需改缓冲类型或降频，并做延迟调整
IOB · OBUF · timing · LVCMOS33 · Kintex 7 / LVCMOS33 / IOB33
Vivado 实现后 hold 时序违例过多如何解决？
按指南操作后提问者表示已获得解决方案
Vivado · timing closure · hold violation · UG1292 · Vivado
同一设计两个bit文件一个能跑一个不能跑的原因？
问题未定位，需进一步排查CDC约束与false path设置
CDC · bitstream · timing · false_path · xcvu440 / synplify_premier / Vivado
xczu19eg上DPU超过250MHz为何出现时序问题
250MHz非硬限制，时序问题多与资源布局约束有关，可用report_qor_assignment定位
DPU · timing · xczu19eg · report_qor_assignment · xczu19eg / DPU
Vivado仿真与ModelSim结果不一致如何排查？
问题未解决，需进一步验证delta-delay假设
Vivado · ModelSim · simulation · delta-delay · Vivado / ModelSim
MMCM只启用2个输出时钟为何报告4个且时序不满足？
1GHz在FPGA fabric中不可实现，复制时钟导致额外时序路径
MMCM · Clocking Wizard · Timing · Vivado · Clocking Wizard / MMCM / Vivado
set_false_path 未忽略异步时钟间时序怎么办？
调整 create_clock 顺序后问题解决
set_false_path · set_clock_groups · create_clock · timing_constraints · Vivado / VCU108 · Vivado 12-4739
U250设计时序时过时不过，原因何在？
时序裕量过小导致结果不稳定，可用增量实现或更强策略改善
Vivado · U250 · timing · incremental-implementation · Vivado / U250 / HW Manager
Vivado 2017.2 时序摘要显示不一致怎么办？
建议升级 Vivado 并用 Tcl 生成报告核对时序结果
Vivado · Timing · report_timing_summary · Implementation · Vivado 2017.2
VC707上312.5MHz IP时序不收敛如何解决
建议增加流水线寄存器拆分11级逻辑以改善时序
timing closure · Virtex 7 · VC707 · pipeline · Vivado ML / Virtex 7 VC707
时序不满足：布线延迟过大如何解决
可通过复制信号、换器件、改频率或改代码改善时序
timing · routing · Nexys-A7 · ug1292 · Nexys-A7-50T
Aurora 64B66B示例中datavalid_neg_r为何用下降沿时钟
疑似IP示例设计缺陷，帖中无官方结论
Aurora 64B66B · ISE 14.7 · timing · VHDL · ISE 14.7 / Aurora 64B66B v7.3
Vivado时序数据校验和不兼容如何解决
该问题在2023.1已解决，对时序分析结果无影响
Vivado · Timing · Checksum · Implementation · Vivado 2021.1 · Timing 38-476
2020.1 Vitis数据库库kernel在U280上时序错误
跳过时序检查后成功生成xclbin
Vitis · Alveo U280 · timing · gqeJoin · Vitis 2023.1 / Alveo U280 / xilinx_u280_gen3x16_xdma_1_202211_1.xpfm
Vivado布线失败：dphy路径时序违例与unroute nets
建议IBUFDS与MMCM不在同一Clock Region时中间插BUFG，问题待dcp分析确认
Vivado · routing · timing · BUFG · Vivado 2020.2_AR76080
如何将system ila连接到video timer controller的vtiming_out信号
改用native interface并直接连接各net可完成连接
system-ila · video-timer-controller · native-interface · debug
如何查找器件FDRE的建立时间和保持时间？
可通过Vivado时序报告获取FDRE的建立/保持时间
FDRE · setup_time · hold_time · Vivado · Vivado
Vivado实现报Timing 38-282时序不满足如何解决
时序违例需查看详细报告，可加流水寄存器或降频，不能保证板级正常工作
timing · Vivado · HLS · CDC · Vivado / Vivado HLS · Timing 38-282
Place 30-487 pblock切片不足如何解决
BUFHCE替换为BUFGCE后问题解决
Place 30-487 · BUFHCE · BUFGCE · pblock · Vivado 2017.2 / xc7v2000tflg1925-1 / Synplify 2016.09 · [Place 30-487]
Basys3上400MHz时钟时序不满足如何解决
需检查时钟交互并优化高频率逻辑路径
timing · MMCM · clock_interaction · Vivado · Vivado / Artyx 7 xc7a35t-icpg236c (Basys 3) · Timing 38-282
时序不满足：跨时钟路径如何处理？
复制IP核xdc模板后时序问题解决，但又出现DRC23-20
timing · false-path · CDC · XDC · Timing 38-282
FPGA输入输出max/min延迟约束与BUFG/OBUF延迟导致建立时间违例
缓冲器延迟与时钟频率无关，需用MMCM/PLL、IDELAY/ODELAY或输入输出寄存器对齐时序
Vivado · timing · IOBUF · constraints · Vivado 2017.4 / FPGA
Vivado综合报retiming前向移动失败如何解决
寄存器不足导致retiming失败，可加寄存器或屏蔽告警
retiming · Vivado · synthesis · set_msg_config · Vivado · Common 17-69

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

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