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知识库›AMD 社区问答速查›Block Design 与 IP Integrator

Block Design 与 IP Integrator 排障速查

BD 创建失败、Validate Design 报错、地址分配冲突、IPI 流程。这里汇总社区中 64 条相关问答的中文要点，按原帖浏览量排序。

涉及错误码：ADVWIZIO-2、BD 5-281、Common 17-69、DRC PLIDC-4、LP control ERROR、Place 30-58、Place 30-687、Place 30-99、Runs 36-287、Synth 8-439、Timing 38-282、Vivado 12-12726 等 17 个

两个以太网IP的IODELAY组冲突DRC报错如何解决

对IDELAYCTRL与IDELAYE2同时设置IODELAY_GROUP并约束LOC后DRC解决

IODELAY_GROUP · IDELAYCTRL · DRC · Vivado · Vivado 2020.2 · DRC PLIDC-4

Vivado 2020.2 生成 MicroBlaze 比特流报错如何解决？

需为报错端口设置 LOC 和 IOSTANDARD 属性后再生成比特流

Vivado · MicroBlaze · bitstream · IOSTANDARD · Vivado 2020.2 / MicroBlaze

Vivado 2022.2 迁移后自定义IP的.coe文件未复制导致综合失败

选择NO迁移并在迁移前归档项目后.coe可被自动识别，问题解决

Vivado · coe · IP migration · block design · Vivado 2022.2

MIPI D-PHY core_clk 100MHz 报错如何解决？

提问者通过考虑时钟传播并修改时钟源点设置解决了问题

MIPI D-PHY · core_clk · Vivado · block design · Vivado 2022.1 / MIPI CSI Rx 5.1

Vivado 2019.1 生成视频测试图案生成器示例设计综合报错

应用 Y2K22 补丁后问题解决

Vivado · Y2K22 · synthesis · Video Test Pattern Generator · Vivado 2019.1 · 8-439

UG947 2022.2 ipi_bdc_dfx_zu 脚本地址孔径错误如何解决

发帖人给出脚本修改方案，但后续验证仍失败，帖中无最终有效解决办法

Vivado · UG947 · partial-reconfiguration · BD · Vivado 2022.2 / ZCU102 · BD 5-281

Vivado 2020.2 下 Xcelium 编译步骤失败如何解决？

需查看 compile.log 定位错误，并检查编译库路径设置

Vivado · Xcelium · compile · simulation · Vivado 2020.2 / Xcelium 20.09.007 / 64-bit RedHat

自定义IP导致Vitis导出硬件工程构建失败？

多位用户遇同类问题，指向make文件生成，根因未确认

Vitis · custom IP · BSP · build error · Vitis 2020/2021，ZynqMP

UltraScale+上MIPI CSI-2 TX多速率能否用DFX实现

帖中仅确认器件支持DFX，未给出可行结论

DFX · MIPI CSI-2 · UltraScale+ · Partial Reconfiguration · xczu4cg-fbvb900-2-i / Vivado DFX

TCL脚本重建工程时顶层文件报错

需重新生成BD wrapper文件，根因未明确

TCL · block design · wrapper · project regeneration

ARM Socrates生成的IPXACT文件无法被Vivado识别？

帖中未给出明确原因或解决方案

IPXACT · Vivado · IP Integrator · ARM Socrates · Vivado 2021.2 / ARM Socrates

IMX219 RAW8 在 ZU3EG MIPI CSI-2 RX 采集失败 video pipe broken

DTSI 格式已修正但仍报错，D-PHY 未初始化，根因未确认

MIPI CSI-2 · IMX219 · D-PHY · Petalinux · Vivado 2024.2 / Petalinux 2024.2 / ZU3EG / IMX219

如何在Block Design中为MicroBlaze启用快速中断

Manual选FAST即可，硬件无需额外配置，软件用INTC驱动专用handler

MicroBlaze · fast interrupt · AXI Interrupt Controller · Block Design · MicroBlaze / AXI Interrupt Controller

MIPI DSI TX IP 生成比特流报错如何解决？

改为 Shared Logic in core 并接 200 MHz 时钟后比特流生成成功

MIPI DSI TX · bitstream · Shared Logic · dphy_clk_200M · MIPI DSI TX Subsystem IP

两个Aurora核共享RefClk无法布局布线

两版Vivado均报部分布线错误，根因未确定

Aurora · GTY · RefClk · Vivado · Kintex Ultrascale+ xcku11p-ffve1517-1-e / Vivado 2019.2与2021.1

开启CSI Spec V2_0和VCX后IP无输出？

重新生成IP后仍无输出，根因待查，需确认PHY lane寄存器

MIPI CSI-2 · VCX · Vivado · ILA · Vivado v2022.2 / MIPI CSI-2 RX

添加或修改其他IP后RTL模块行为改变

未约束的时钟域导致实现结果不可预测，需完善时序约束并重构时钟方案

timing_constraints · clock_domain · block_design · implementation

PYNQ Z2/ZYBO7能否通过HDMI输入输出音频？

Xilinx IP可收发音频，但需带transceiver的器件，如ZC706配外部FMC卡

HDMI · audio · PYNQ · transceiver · PYNQ Z2 / ZYBO7 / ZC706 / PYNQ ZU

Vivado布局失败无法提交所有实例如何解决

版主建议尝试其他布局指令或2023.2版本，问题未解决

Vivado · Place · Artix-7 · block-design · Vivado 2022.2 / Artix-7 xa7a100tcsg324-1Q · Place 30-99

7 Series FPGAs Transceivers Wizard 为何无法加入 Block Design？

收发器 Wizard 与 IBERT 需走 RTL/IP Catalog 流程，不能加入 Block Design。

Transceivers Wizard · IBERT · IP Integrator · Block Design · Vivado / 7 Series FPGAs Transceivers Wizard / IBERT 7 Series GTX

Vivado中RTL模块输出无法连接AXI GPIO输出

IP输出不能互连，应改为外部端口或加2选1多路复用器

Vivado · AXI_GPIO · IP_Integrator · multi_driver · Vivado 2023.1

Vivado 2023.2 批处理 TCL 报模块未找到错误

问题未定位，回答者仅请求提供文件和尝试附件脚本

Vivado · TCL · block design · batch mode · Vivado 2023.2 / Vivado 2020.2 / xc7a100tcsg324-1

ModelSim独立仿真报v_tpg实例化失败

补丁不适用2022.2，从Vivado内启动ModelSim可规避该问题

ModelSim · Vivado · vsim-3033 · simulation · Vivado 2022.2 / ModelSim 2023.1 / Windows 10 Pro · vsim-3033

CloudShare课程实验找不到用户IP zip文件

重新登录后实验文件可见，问题解决

CloudShare · IP_Integrator · Vivado · User_Repository · Vivado / KCU105 / CloudShare

Block design 时序不满足要求如何排查？

Validate design 不检查时序，需在综合/实现后运行时序报告定位违例路径

timing · block-design · report_timing · implementation · Timing 38-282

Zybo Z7 Pcam 5C示例加MIPI CSI-2 IP后Vitis2023.2平台构建失败

2023.2平台构建失败原因未确定，需进一步排查

Vitis · MIPI CSI-2 · Zynq-7000 · platform-build · Vitis 2023.2 / Zybo Z7 · XPAR_XQSPIPS_0_QSPI_MODE undeclared

A53与R5共享内存数据不更新如何解决

关闭两侧cache后共享内存通信可用，但原因未明

shared-memory · A53 · R5 · cache · A53/R5，standalone无OS

VU19P DPHY V4.3 MIPI TX 连接 Orin 报 LP control 错误

问题原因未确定，帖中无有效解答

MIPI · DPHY · VU19P · Orin · VU19P / Vivado 2020.2 / MIPI DPHY V4.3 · LP control ERROR

Vivado生成block design耗时超24小时怎么办？

管理软件阻止脚本执行导致生成缓慢，管理员添加排除项后解决

Vivado · block design · script execution · management software · Vivado

用video_aresetn复位MIPI RX IP为何崩溃？

复位前需排查时钟余量与TREADY，且复位时TX侧应处于LP状态

MIPI CSI-2 · video_aresetn · video_aclk · TREADY · Vivado 2021.2 / MIPI CSI-2 RX IP

AXI GPIO 点灯工程约束文件报错怎么写

需在 xdc 中按 bank 的 Vcco 为 LED 引脚设置对应 LVCMOS IO 标准

AXI_GPIO · XDC · IOSTANDARD · Vivado · Vivado / IP integrator

Block Design 中加 slice 用 11 线中 10 线验证报错

发帖人未能复现该错误，需提供 write_bd_tcl 脚本进一步排查

block design · slice · validation · write_bd_tcl

MIPI DPHY IP接收输出全为0如何排查

需确认DPHY初始化完成并检查时钟，帖中未给出最终结论

MIPI DPHY · ILA · ULPS · initialization · MIPI DPHY IP core，4lane，800Mbps

双Chip2Chip设计PLACE_DESIGN报IODELAY_GROUP无IDELAYCTRL错误

帖中未给出结论，仅确认错误来自C2C_PHY_group_M及对应IODELAY_GROUP约束

Chip2Chip · IODELAY_GROUP · IDELAYCTRL · PLACE_DESIGN

Vivado 2021.2 导出的 Xcelium 仿真库编译报错怎么办？

应改用 UG973 v2021.2 列出的兼容 Xcelium 版本，并先用 compile_simlib 验证

Vivado · Xcelium · compile_simlib · simulation · Vivado 2021.2 / Xcelium 22.03.010 · *E,ERRIPR

IPI中AXI互联参数传播错误如何解决

帖中未给出解决方案，仅描述了问题现象

IPI · AXI · SmartConnect · parameter propagation · IPI / AXI SmartConnect

Vivado报错IPAD_X1Y0未bonded无法设置LOC

将LOC属性改为当前硬件对应位置即可解决

Vivado · LOC · GT · PCIe · Vivado · Vivado 12-2285

Vivado 2023.2 升级后 PCIe IP 报 12-2285 无法设置 LOC

重新生成 IP 后问题依旧，帖中无最终结论

Vivado · PCIe · LOC · IP · Vivado 2023.2（原 2020.2） · Vivado 12-2285

生成输出产物时缺少ddrmc.elf文件如何解决？

根因未确认，官方建议确认xci复制导入方式并提供日志/复现设计

Vivado · Versal · NoC · elf · Vivado 2025.1 / XCVM2152_SE

更换器件后Block Design被锁定如何解决

需重新生成IP以匹配新器件，但含PS的IP无法直接迁移

block design · IP locked · part change · synthesis · xcku9pa-1ffve990 / Zynq102

XilSEM CRAM示例在Versal上IPI中断ID越界如何配置

SDT定义导致IPI_INT_ID越界，需按非SDT定义或正确中断号配置

XilSEM · Versal · IPI · XScuGic · Vivado/Vitis 2023.2 / XCVE2302-SFVA784-1LP-e-S

MIPI CSI2 RX在Vivado 2023.2实现报Place 30-687

引脚分配看似无误，疑为设计或版本迁移相关问题，建议禁用增量流程或重建设计

MIPI CSI2 · Place 30-687 · Vivado · UltraScale+ · Vivado 2023.2 / xczu7ev-fbvb900-1-e · Place 30-687

MIPI CSI-2 IP综合后时钟接地怎么办？

最终确认为用户自身设置错误，非Vivado问题

MIPI CSI-2 · Vivado · Block Design · clock · Vivado 2022.2 / SDK 2022.2

生成比特流时Implementation报黑盒错误怎么办？

需确认scalerip的源码与netlist正确生成并纳入设计

Vivado · black_box · link_design · OOC · Vivado 2024.1 / xck26-sfvc784-2LV-c

NOC2/LPDDR5设计生成输出产物失败如何解决

补充缺失库文件后可在Ubuntu 24.04下成功构建

Vivado · Ubuntu · NOC2 · LPDDR5 · Vivado 2025.1 / Ubuntu 24.04.3 LTS · Runs 36-287

mipi_csi2_rx_subsystem示例综合报模块缺失

按回答建议处理后缺失文件问题解决

Vivado · synthesis · MIPI CSI-2 · path issue · Vivado 2020.1 / Vitis 2020.1 / ZCU102 rev1.1 · Synth 8-439

ZCU102生成MIPI CSI示例设计比特流报错

需获得HDMI IP许可证或从设计中移除HDMI IP才能生成比特流

ZCU102 · MIPI CSI · HDMI · Vivado · Vivado 2020.1 / ZCU102 rev1.1 · [Common 17-69]

VCK190平台构建PDI生成失败如何解决

推测为v_hdmi_tx IP核license问题，需参考answer record 58758

Vivado · VCK190 · PDI · license · Vivado / VCK190 · Common 17-69

如何生成MIPI-DPHY IP的示例设计

通过右键XCI文件选择Open IP Example Design即可生成示例设计

MIPI-DPHY · Vivado · Example Design · IP · Vivado 2019.2 / xvu13p

生成LDPC示例设计在IP Integrator完成后卡住

问题已由Krishnpriy协助解决，但帖中未说明具体根因

LDPC · Vivado · IP-Integrator · hang · Vivado

xilinx-video端口与DMA初始化失败如何解决

帖中未给出根因或解决方案，问题仍待排查

xilinx-video · MIPI · DMA · v4l2 · Ubuntu 20.04 / Vivado、Petalinux 2022.2 / Trenz TE0818 · VIDIOC_STREAMON returned -1 (Broken pipe)

MPSoC PL_clk1输出124.998MHz导致Validate-Design失败如何解决

通过修正REF_CLK小数精度或手动编辑MPSoC属性可解决频率不匹配

MPSoC · PL_clk1 · REF_CLK · Vivado · Vivado 2024.2 / MPSoC

Vivado 2021.1 生成比特流时 IP 综合报错

版主询问综合日志错误、操作系统及 BD 文件，帖中无结论

Vivado · Synthesis · Bitstream · BlockDesign · Vivado 2021.1 · Synth 8-439

Vivado Block Design validate报地址段过多错误

自动分配地址可避免该问题，地址段合并依据帖中未明确

Vivado · Block Design · axi_crossbar · address map · Vivado · [xilinx.com:ip:axi_crossbar:2.1-1]

mipi_csi2_tx_subsystem的s_axis_tready为何常拉低？

帖中仅列出可能原因，未给出结论

Vivado · MIPI CSI-2 · s_axis_tready · backpressure · Vivado V2021.2 / mipi_csi2_tx_subsystem IP

xilinx-video MIPI CSI-2 端口初始化失败如何排查

问题未解决，怀疑 media graph 配置或复位电路，但未确认

xilinx-video · MIPI-CSI2 · v4l2 · device-tree · Petalinux / Trenz 板卡 · VIDIOC_STREAMON returned -1 (Broken pipe)

如何仅保留HDMI子系统中的发送部分？

HDMI TX与RX是不同IP，删除RX并保留Tx相关逻辑即可

HDMI · Vivado · AXU15EG · block design · Vivado / AXU15EG

Vivado 2022.1 中 HLS 导出 IP 失败如何解决

建议升级 Vivado 版本或应用补丁，根因未确认

Vivado · HLS · IP export · VPSS · Vivado 2022.1 / Zynq UltraScale+ MPSoC · Vivado 12-12726

smart_model_select移植KV260后推理异常

社区建议排查drm设置、batch size和vvas_infer的scaler参数，未给出最终结论

VVAS · KV260 · smart_model_select · vvas_infer · KV260 / VVAS 3.0 / 2022.2 / kv260_ispMipiRx_vcu_DP

Nexys A7-100T 添加 PMOD 报 BOARD_PART_PIN 错误

需使 I/O 设置与所选 Nexys A7-100T 板文件一致

Vivado · PMOD · BOARD_PART_PIN · Nexys A7-100T · Vivado / Nexys A7-100T (xc7a100tcsg324-1) · Common 17-69

MIPI CSI-2 RX 的 Strobe 端口 ADVWIZIO-2 报错如何解决

建议按数据手册核对 IO 位置规则，尤其是 BITSLICE0 相关约束

MIPI · ADVWIZIO · VCK190 · IO · VCK190 · ADVWIZIO-2

KV260独立设计中如何驱动AR1335摄像头

裸机设计需AR1335独立驱动，帖中未给出可用方案

KV260 · AR1335 · MIPI-CSI · standalone · KV260 / AR1335 / AP1302

MIPI CSI2 RX子系统实现报Place 30-687错误

将bg1_pin0_nc引出到引脚后布局布线完成

MIPI CSI-2 · Place 30-687 · Zynq UltraScale+ · Vivado · xczu3eg-sfvc784-1，Bank65 · Place 30-687

MIPI差分端口报单端LVCMOS18错误如何解决

Zynq 7000需仿真MIPI D-PHY，HS改HSTL/LVDS、LP改LVCMOS12

MIPI · D-PHY · IOSTANDARD · Zynq7000 · Zynq 7000 / 7 series · Place 30-58

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

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