fpga.love
EN App
知识库›AMD 社区问答速查›DDR / MIG

DDR / MIG 排障速查

MIG 配置、DDR3/DDR4 校准与访问。这里汇总社区中 49 条相关问答的中文要点，按原帖浏览量排序。

涉及错误码：DDRMC_MC_NCR、DRC RTRES-1、DRC RTSTAT-1、DRC RTSTAT-2、IP_Flow 19-3458、IP_Flow 19-3460、IP_Flow 19-3461、IP_Flow 19-4309、Internal data stream error、Mig 66-99、Place 30-53、Place 30-716 等 18 个

ZCU102 DDR4 MIG 在 Vivado 2022.1 实现失败如何解决？
按回答者建议用 Board Parts 建简单设计可正常实现
Vivado · ZCU102 · DDR4 · MIG · Vivado 2022.1 / ZCU102 · Netlist 29-160; Mig 66-99; Opt 31-306
MIG 7 Series 时钟布线 DRC RTRES-1 报错如何解决
多位用户遇到同一报错，帖中未给出有效解决办法
MIG · DDR3 · clocking · DRC · Vivado 2023.2 / Artix-7 XC7A200T-1SBG484C / Nexys Video / MT41K256M16HA-187E · DRC RTRES-1
编译ddr4_model报xmvlog保护源码错误
多人复现同一加密源码编译错误，帖中未给出解决方案
DDR4 · Xcelium · Vivado · protected source · Vivado 2021.2 / Xcelium 21.03 / xcku15p-ffve1517-3 / VCU128 · *E,ERRIPR
导入mig.xci时IP被锁定如何解决
IS_MANAGED被设为false导致IP锁定，改回true可解锁
Vivado · MIG · IP_Locked · IS_MANAGED · Vivado v2020.2 / digilentinc.com:arty-s7-50:part0:1.0 · IP_Flow 19-4309
VMK180上CIPS连接软DDR4控制器复位引脚约束报错
VMK180板载DDR4接集成内存控制器，软MIG方案受限
VMK180 · CIPS · DDR4 · MIG · VMK180 / Vivado
Vivado生成MIG IP报XML_INPUT_FILE参数校验失败如何解决
问题未解决，怀疑与系统用户名中文等环境因素相关
MIG · Vivado · IP · XML_INPUT_FILE · Vivado 2023.1 / xc7z020clg400-2 · XML_INPUT_FILE
MIG DDR3 DQ 引脚分配到 E12 报错如何解决
按新版 HAPS 80 手册连接，避免 DQ 落在 N1/N12 引脚
MIG · DDR3 · pinout · HAPS80 · Vivado / UltraScale vu440 / HAPS 80 S52 / HAPS DDR3_SODIMM2R_HT3 · Mig 66-99
URAM作MicroBlaze本地存储器时MIG校准失败
URAM不支持初始化，不能作MicroBlaze本地存储器，需用BRAM；具体问题已提CR待查
UltraScale+ · MicroBlaze · URAM · MIG · UltraScale+ Memory IP / MicroBlaze / MIG / VCU118 / xb10
Vitis中MicroBlaze的DDR3内存测试失败
需核对DRAM参数，尤其是延迟、时钟频率和地址总线宽度
DDR3 · MicroBlaze · Vitis · MIG · Vitis 2021.2 / MicroBlaze / DDR3 Micron MT18KSF1G72HZ
VCU108双DDR4 MIG时钟如何配置？
需在工程中选VCU108板卡，两个MIG分别用sysclk1/sysclk2
VCU108 · DDR4 · MIG · clocking · VCU108 / Vivado
KCU105上DDR4 MIG核显示invalid core无法工作
问题由复位引起，检查复位极性后解决
MIG · DDR4 · KCU105 · reset · Vivado / KCU105 (Kintex UltraScale)
daq2_kcu105 构建失败：DDR4 参数值越界
构建因 DDR4 板级接口参数值非法而失败，帖中无解决方案
daq2_kcu105 · Vivado · IP_Flow · DDR4 · daq2_kcu105 / Vivado / Cygwin64 · IP_Flow 19-3461
Vivado 2020.1 启动 GUI 时崩溃如何解决？
疑似显示环境问题，帖中未给出确认的解决方案
Vivado · GUI · Linux · X11 · Vivado 2020.1 / Linux
SDSoC迁移到Vitis后place_design报错如何解决
疑似内存不足导致进程被杀，需更大内存机器验证
Vitis · place_design · migration · memory · Vitis 2020.2 / Alveo U50 · place_design ERROR
IP核容器用较慢速度等级生成有何影响？
实测-2L与-2LV的IP差异无影响，实现时Vivado对整个设计（含IP）应用当前速度等级。
speed_grade · IP_core_container · OOC · Vivado · Vivado / xcvu13p / xczu19eg
2019.2升级后SDI无法采集视频
应用临时补丁后2019.2可正常将SDI视频编码为MPEG
SDI · media-bus-format · Vitis · gstreamer · 2019.2 / 自研硬件板 · Internal data stream error
从SDK 2018.3迁移到Vitis 2021.1出现FreeRTOS与LibMetal链接错误
基于Empty Application(C)模板建工程可正常链接，FreeRTOS Hello World模板则失败，具体原因未明
Vitis · FreeRTOS · LibMetal · linker · Vitis 2021.1/2021.2，ARM R5，FreeRTOS · ld returned 1 exit status
如何优化DDR3 MIG 7系列内存控制器功耗
帖中未给出具体答案，建议查阅RTL或联系Xilinx FAE
MIG · DDR3 · power · arbiter · MIG 7 Series
Vivado 2021.1 DDR3 MIG IP MMCM 布线报错如何解决
需核对输入时钟周期约束与 MIG 中 CLKIN_PERIOD 是否一致，使 VCO 落在 600-1200 内
DDR3 · MIG · MMCM · Vivado · Vivado 2020.1/2021.1 / xc7s50csga324-1
两片DDR3并联32位仿真init_calib_complete不拉高
修改ddr3_model_parameters.vh预定义参数匹配32位并联后仿真通过
DDR3 · MIG · Artix7 · simulation · Artix7 XC7A100 / Vivado / MIG / MT41J256m16
VU19P MIG DDR4读未写空间报SLVERR？
回答者认为SLVERR是AXI事务不成功的预期响应，未给出根因
MIG · DDR4 · AXI · SLVERR · VU19P / MIG DDR4 / AXI / RDIMM 8GB · SLVERR
两个DDR2控制器共用IODELAY_GROUP导致布局报错如何解决？
为每个MIG DDR2控制器分配唯一的IODELAY_GRP名称即可解决
IODELAY_GROUP · MIG · DDR2 · Place30-53 · Vivado / MIG DDR2 · Place 30-53
Vivado升级后Vitis工程无法打印Hello World
问题未解决，怀疑IP迁移导致，待确认XSA与BSP UART设置
Vitis · Vivado · UART · Migration · Vivado 2020.1/2022.1 / Vitis / Windows 10
DSP Macro 1.0 的 pipeline options 设置无法保存怎么办？
官方确认为工具 bug，可用脚本 DSPMacroBlockIssueFix.m 临时规避，后续版本将修复
Model_Composer · DSP_Macro · Simulink · bug · Model Composer / Matlab R2020a / Spartan-7
拖入DDR3/SDRAM时MIG报IP_Flow 19-3460错误
建议参考Digilent论坛相关帖子中的解决方案
MIG · DDR3 · IP_Flow · Arty · Arty_Ethernet / mig_7series_0 · IP_Flow 19-3460
DDR3 IP 实现后无法生成比特流
DDR3 IP 实现后存在部分布线网络导致无法生成比特流
DDR3 · MIG · Implementation · DRC · DRC RTSTAT-2
Vivado MIG是否支持VCU108的-083内存及80位总线？
需在MIG GUI中选对内存型号；IPI模式仅支持64位，非IPI可支持80位
Vivado · MIG · VCU108 · DDR4 · Vivado 2020.1 / VCU108
XCVU440双DDR4校准随机失败如何解决
怀疑SSN导致校准随机失败，建议做SSN分析并降低IO动态功耗
DDR4 · Calibration · SSN · XCVU440 · XCVU440
ISE 14.7 ngdbuild 报错找不到 ucf.pfd 文件
帖中仅提示 ISE 不支持 Win8/8.1/10/11，未给出根因
ISE · ngdbuild · ucf.pfd · migration · ISE 14.7 · FATAL_ERROR:XdmHelpers:Xdh_PropFiltImp.c:499:1.34
DDR3与PLL工程实现后出现部分布线网络错误
帖中未给出原因或解决方案
DDR3 · PLL · RTSTAT-2 · bitstream · DRC RTSTAT-2
Spartan 6上MIG是否支持SDR SDRAM及如何在XPS中添加
帖中未给出明确结论，仅建议确认IP核与XPS/ISE及操作系统兼容性并参考在线教程
Spartan6 · MIG · XPS · SDRAM · Spartan 6 xc6slx9 tqg144 / Xilinx Platform Studio / ISE 12.4
ZCU208上MIG DDR4写操作不稳定直至失效
帖中仅描述现象并附配置文件，未给出根因或解决方案
MIG · DDR4 · ZCU208 · APP_RDY · ZCU208 / Vivado 2020.2.2 / MIG 2.2(Rev 11)
MIG生成报错Unconfigured MIG instance如何解决
问题未解决，需提供配置截图与管脚约束文件进一步排查
MIG · Vivado · 7series · code-generation · Vivado 2024.2 / XC7A35T · [xilinx.com:ip:mig_7series:4.2-0]
HLS调用xfopencv做相机标定与镜头校正出错
修正ir为invert(newCameraMartix * R)后问题解决
xfopencv · HLS · camera calibration · remap · HLS / xfopencv
DDR3 IP 实现后出现未布线网络无法生成比特流
问题被指向另一篇帖子，帖中未给出根因或解决结论
DDR3 · route_design · unrouted_nets · bitstream · DDR3 IP · DRC RTSTAT-1
从Virtex-E迁移到Artix-7有哪些挑战？
迁移涉及IO、XDC、IP升级及ISE到Vivado转换，部分IP已过时
Virtex-E · Artix-7 · migration · IP · Virtex-E / Artix-7
PHY ONLY 模式 MIG DDR4 仿真 CKE 未拉低 500us 原因？
帖中未给出原因或解决方案
DDR4 · MIG · PHY_ONLY · simulation · DDR4 SDRAM MIG 2.2 IP（PHY ONLY 模式）
迁移到Model Composer时DSP Macro 1.0的pipeline选项问题
帖中未给出结论，问题未解决
Model Composer · System Generator · DSP Macro · Spartan · Spartan 6 / Spartan 7 / Simulink System Generator / Model Composer
MIG 7系列如何优化功耗与刷新周期
MIG仅能通过GUI做有限功耗优化，改刷新率不可行，需更多控制则用PHY only流程
MIG · power_optimization · refresh · UG586 · MIG 7 Series / UG586
plm log 中检测所有错误的正则表达式？
帖中未给出任何正则或错误格式，问题未获解答
xsct · plm log · regex · Vitis · xsct / Vitis（ug1400-vitis-embedded）
PetaLinux 2021.2 升级后 Zynq 无法启动且串口无输出
升级到 2021.2 后无法启动，帖中未给出原因和解决方案
PetaLinux · Zynq · BOOT.BIN · FSBL · PetaLinux 2021.2 / Vitis 2021.2 / Zynq
多rank LRDIMM下MIG刷新导致带宽损失如何优化
帖中仅描述现象并提问，未给出解决方案
MIG · LRDIMM · refresh · bandwidth · Virtex US+ / MIG 2.2 / Vivado 2021.2 / 64GB quad rank LRDIMM / 2400MHz
SU35P BANK47 DDR4与MIPI共用BYTE导致布线失败
需调整DDR与MIPI的BYTE分配并修正XDC约束
DDR4 · MIPI · bitslice · routing · Vivado 2024.2.1/2024.2.2 / SU35P-SBVB625 · [Common 17-55]
DDR4参考时钟BUFGCE-MMCM布局次优报错如何解决
加CLOCK_DEDICATED_ROUTE约束或将参考时钟改为differential均可
Vivado · DDR4 · CLOCK_DEDICATED_ROUTE · Place30-716 · Vivado2022.2 / XCKU5PFFVB676 · Place 30-716
VCK190 DDR4不可纠正错误能否软重启A72
默认仅打印错误信息，需修改PLM代码才能实现软复位
Versal · PLM · DDR4 · error-handling · Versal VCK190/VC1902 · DDRMC_MC_NCR
MIG的AXI ID Width超出范围(0,16)如何解决
可通过手动修改.prj文件参数或参考AR#58894处理
MIG · AXI_ID_WIDTH · IP_Flow · Vivado · MIG 7 Series / AXI Interconnect · IP_Flow 19-3458
Vivado综合报unexpected error (11)如何排查RTL
对嵌套union字段赋值可触发该崩溃，改为直接赋值union可绕过
Vivado · synthesis · SystemVerilog · union · Vivado 2021.1 · (11)
双DDR4 Block Design中ddr4_1引脚未分配报Mig 66-99
疑似缺少引脚分配XDC，建议用Example Design生成XDC
DDR4 · Mig 66-99 · XDC · Block Design · Vivado 2018.4 / UltraScale+ VU9P · Mig 66-99
Vivado 2021.2 能否在 Rocky Linux 8.5 上运行？
多位用户报告 Vivado 2021.2 在 Rocky Linux 8.5 上可正常运行，但属非官方支持
Vivado · RockyLinux · CentOS · unsupported-OS · Vivado 2021.2 / Rocky Linux 8.5 / CentOS 8.5

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

← 返回 AMD 社区问答速查（1191 条）