DDR / MIG已闭环原帖 2 个回答 · 1.61K 次浏览|器件：Vivado 2018.4 / UltraScale+ VU9P（错误码：Mig 66-99）
一句话结论：疑似缺少引脚分配XDC，建议用Example Design生成XDC
ddr4_0正常，ddr4_1报Mig 66-99端口未放置错误
帖中未明确；回答推测未提供XDC文件将引脚分配到存储器接口
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpn1qSAA/ultrascaleultrascale-memory-ip-ddr4-blockdesign-
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Virtex UltraScale+ →相关标签：DDR4 · Mig 66-99 · XDC · Block Design
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