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AXI VIP从机ready信号延迟1ps是否影响仿真？

AXI / DMA已闭环原帖 7 个回答 · 531 次浏览|器件：AXI VIP

一句话结论：VIP的ready延迟属正常且更贴近硬件，仿真报错应排查testbench

现象

AXI VIP作为从机时ready信号比时钟上升沿延迟1ps，导致仿真问题

根因

帖中未明确；回答认为延迟源于"a <= #1 b"写法，仅仿真体现，更接近硬件行为，仿真错误实为testbench问题

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006qeSIBSA2/when-i-use-the-axi-vip-ip-as-slave-device-to-ver

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相关标签：AXI VIP · simulation · ready signal · testbench

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