fpga.love
EN App
知识库›AMD 社区问答速查›DDR 校准与 MIG

DDR 校准与 MIG 排障速查

MIG 校准失败与 DDR 初始化。这里汇总社区中 23 条相关问答的中文要点，按原帖浏览量排序。

涉及错误码：BD 41-6、CAL_STAGE.08_F0_WRITE_LATENCY_CAL、EDITR timeout、F0_LPDDR4_CS_CA_TRAIN、IP_Flow 19-167、Place:1073、child process exited abnormally

自定义板DDR校准失败如何排查？
修复SODIMM复位引脚连接后DDR校准正常
DDR4 · calibration · FSBL · SODIMM · xczu9eg / DDR4 SODIMM
VPK120 DDR校准失败F0_LPDDR4_CS_CA_TRAIN
问题仍在排查中，等待XTP703测试结果分析
VPK120 · DDR Calibration · Versal · XTP703 · VPK120 / Vivado 2022.2.2 · F0_LPDDR4_CS_CA_TRAIN
VCU108第二路DDR4的MIG时钟如何选择？
两路DDR4须共用Bank50的SYSCLK1_300，单IP核例化两次
VCU108 · DDR4 · MIG · clocking · VCU108 / Vivado / MIG
打开MIG IP配置窗口报child process exited abnormally
问题未解决，仅确认Vivado 2015.4下可正常定制MIG
Vivado · MIG · DDR3 · Windows10 · Vivado 2017.1 / Windows 10 1607 · child process exited abnormally
Spartan 6 MIG DDR3 校准失败原因？
校准失败于输入端接阶段，根因未确定，问题未解决
Spartan-6 · MIG · DDR3 · calibration · Spartan-6 XC6SLX25-3FTG256 / XC6SLX75-2CFGG484，MIG IP，DDR3 MT41K128M16
Kintex-7 DDR3 MIG示例设计仿真init_calib_complete不拉高
示例设计仿真可正常，用户设计需检查DDR3模型关联与时钟复位
DDR3 · MIG · Kintex-7 · simulation · Vivado 2014.3.1 / KC705 / Kintex-7
MIG报错：内存接口Bank必须连续
需重新设计板卡或飞线修改，无法通过设置强制Vivado按现状布线
MIG · DDR4 · Pinout · PG150 · Kintex UltraScale / Vivado MIG
MIG 的 blockdesign 复制导入后丢失端口怎么办
7-Series MIG 需随 *.bd 一并保留 prj/bxml/xci 或用 write_bd_tcl 重建
MIG · BlockDesign · IPI · revision-control · 7-Series MIG / IP Integrator · BD 41-6
Vivado 2021.2 打开 MIG 示例设计报 IP_Flow 19-167 错误
帖中未给出明确根因与解决方案
Vivado · MIG · IP_Flow · Genesys2 · Vivado 2021.2 / Genesys2 / xc7k325tffg900-2 / Ubuntu 20.04 · IP_Flow 19-167
VEK385 ES1 OSPI烧写时DDR校准失败报PLM 0x2101 0x2B
建议用 -b 显式指定 BOOT_vek385_es1.bin 重试，根因尚未确认
VEK385 · OSPI · DDRMC · PLM · VEK385 ES1 B2 / xc2ve3858 / prog_spi.sh / XSCT · 0x2101 0x2B, 0xA5
ap_memory 接口调度错误
帖中未给出结论，问题仍待分析
ap_memory · HLS · pipeline · BRAM
US MIG IP 行为仿真能否加入校准流程？
US MIG IP 行为仿真无法启用校准阶段
MIG · Ultrascale · behavioral simulation · calibration · Ultrascale MIG IP / Vivado
MIG修改DQ引脚位置报Place:1073错误
DQ交换须限制在同一数据组内，硬件交换即可，无需改XDC
MIG · DDR3 · pin swap · Place:1073 · MIG IP core / DDR3 SDRAM MCB · Place:1073
ML605板DDR3 MIG示例设计不工作
需进一步检查时钟连接、复位状态及仿真确认
DDR3 · MIG · ML605 · ISE · ML605 / ISE 14.7 / MIG
VCK190出厂SD卡镜像DDR校准失败
镜像可能不匹配板卡变体，需确认板卡版本
VCK190 · DDR calibration · SD card image · board variant · VCK190 / xilinx-vck190-dpu-v2022.2-v3.0.0.img.gz
Zynq-7000与7系列MIS如何连接AXI4从接口？
提问不明确，仅给出DDR接口的一般性建议
Zynq-7000 · 7Series · AXI4 · MIG · Zynq-7000 / 7 Series / MIG IP
Max Interface Capacities XLSM 工具显示错误值
需用支持 VBA 宏的桌面 Excel 或 Zoho Sheets 打开该工具
XLSM · VBA · UltraScale · Memory Interface · UltraScale+/UltraScale / Max Interface Capacities Utility v1p1
DDR校准成功后DRAM测试挂起且内存不可访问
校准后DDR仍不可访问，用户转向重新布局DDR接口，问题未解决
DDR4 · ZynqMPSoC · XSCT · calibration · Zynq MPSoC / XSCT · EDITR timeout
Kintex UltraScale DDR4 32位数据线加ECC如何生成Pad报告
帖中未给出32位数据线加ECC的可行方案，校准失败后能否访问内存也未明确
DDR4 · MIG · ECC · Calibration · Vivado / Kintex UltraScale XCKU060-2FFVA1517I
MicroBlaze的URAM数据存储器需要初始值吗？
向ILMB和DLMB的URAM写入相同初始数据后工作正常
MicroBlaze · URAM · ILMB · DLMB · MicroBlaze / URAM / ILMB / DLMB
Zynq UltraScale+ DDR校准失败如何解决
需按-083速度等级修正时序参数并排查高位字节布线
DDR calibration · Zynq UltraScale+ · FSBL · QSPI · Zynq UltraScale+ MPSoC / Vivado / SDK / Micron MT40A512M16JY-083 IT:B
Versal DDR校准失败CAL_STAGE.08_F0_WRITE_LATENCY_CAL
按教程修改XDC引脚交换后DDRMC通过校准
Versal · LPDDR4 · DDR_Calibration · XDC · Versal Prime XCVM1802-2MSEVSVA2197 / LPDDR4 MT53D1024M32D4DT-046 / Vivado/Vitis 2022.2 · CAL_STAGE.08_F0_WRITE_LATENCY_CAL
Kintex UltraScale HP Bank DDR4的VREF引脚如何连接？
VREF引脚需经500Ω或1kΩ电阻接GND，推荐各Bank或各MIG分别连接。
Kintex UltraScale · DDR4 · VREF · HP Bank · XCKU060-2FFVA1517I / Kintex UltraScale

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

← 返回 AMD 社区问答速查（1191 条）