DDR 校准与 MIG社区未闭环原帖 3 个回答 · 440 次浏览|器件：原帖未注明
一句话结论：帖中未给出结论，问题仍待分析
II=3 流水线中对 BRAM 数组最多 3 次访问时出现调度错误
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006hpaWPSAY/apmemory-interface-scheduling-error
相关标签：ap_memory · HLS · pipeline · BRAM
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