DDR 校准与 MIG社区未闭环原帖 5 个回答 · 286 次浏览|器件：Zynq MPSoC / XSCT（错误码：EDITR timeout）
一句话结论：校准后DDR仍不可访问，用户转向重新布局DDR接口，问题未解决
DDR4校准通过后内存空间不可访问，dram诊断测试一执行就挂起，地址数据线无活动
帖中未明确
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D54U00008sNMQmSAO/dram-zyncmpdramtest-application-hangs-after-succ
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Zynq UltraScale+ / MPSoC →相关标签：DDR4 · ZynqMPSoC · XSCT · calibration
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