DDR 校准与 MIG社区未闭环原帖 1 个回答 · 1.28K 次浏览|器件：Zynq UltraScale+ MPSoC / Vivado / SDK / Micron MT40A512M16JY-083 IT:B
一句话结论：需按-083速度等级修正时序参数并排查高位字节布线
少数定制板QSPI烧录时FSBL卡在PUB_PGSR0寄存器循环，DDR校准失败
帖中未明确；回答指出配置按2400P而器件为2400T(-083)，CAS Latency应为17而非16，tRP/tRCD/tRC不匹配，并怀疑高位字节布线问题
本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00006iHotZSAS/zynq-ultrascale-ddr-calibration-issue
该问题涉及的器件系列（点进去看同系列其他踩坑记录）：
Zynq UltraScale+ / MPSoC →相关标签：DDR calibration · Zynq UltraScale+ · FSBL · QSPI
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