AXI 互联 / Stream 排障速查

VitisNetP4 的 AXIS 用户元数据未保持到 tlast

官方确认该行为，修复计划排入 2023.1

VitisNetP4 · AXI4-Stream · metadata · tlast · Vitis Networking P4 / 2022.1

AXI Interconnect 启用 Outer 寄存器切片后数据宽度转换配置失败

启用 Outer 寄存器切片会导致宽度转换配置错误，验证失败但实现正常

AXI Interconnect · Data Width Converter · register slice · Vivado · Vivado 2021.2 / 2022.2.2 · ERROR: [BD 41-237]

AXI Interconnect 报 AWUSER_WIDTH 不匹配警告怎么办？

该问题为已知问题，建议改用 SmartConnect

AXI Interconnect · SmartConnect · AWUSER_WIDTH · IP Integrator · ZCU106 / IP Integrator / AXI Interconnect · BD 41-237

SMPTE UHD-SDI RX与AXI Stream to Video Out同步问题

用SDI-RX像素时钟统一驱动自定义RTL与DP后问题解决

SMPTE UHD-SDI · AXI4-Stream to Video Out · DisplayPort · clock drift · Vivado 2023.1 / ZCU106

RGMII模式下如何用示例设计配置以太网PHY

需参考PHY数据手册与example_design仿真实现寄存器配置，具体修改帖中未明确

RGMII · PHY · AXI Lite · MDIO · RGMII PHY 88E1111

AXI Interconnect或AXI2APB能否用超时防止软件崩溃

AXI Interconnect无超时机制，需用ATB、AXI Firewall或ePort Timeout Block；AXI2APB超时可返回SLVERR

AXI_Interconnect · AXI2APB · AXI_Firewall · timeout · Virtex UltraScale+

VDMA与AXI Mem间插入自定义模块后实现报LUT3缺连接

需确保自定义模块所有AXI信号被驱动，避免优化裁剪导致连接丢失

VDMA · AXI4 · Vivado · Opt31-67 · Vivado 2017.4 / VDMA / AXI4 Mem · [Opt 31-67]

VGA显示器在VDMA视频工程中显示信号错误

问题原因未确定，仅列出显示器兼容性、同步信号、porch宽度、时钟规格等可能方向

VDMA · Video Timing Controller · VGA · Vivado · Vivado/Vitis 2023.2 / Zybo / VDMA / Video Timing Controller / AXI4 Stream to Video Out

Virtex Ultrascale+ 中如何使用 AXI4 Lite IFIP (PG155)？

IPIF 当前不存在，建议用 Create and Package New IP 向导生成 AXI4 外设源码

AXI4-Lite · IFIP · Vivado · IP-Packaging · Vivado / Virtex Ultrascale+ / MicroBlaze

Vivado Validate Design 因层级BD含AXI_Interconnect失败

改用显式cross-connect与protocol converter IP可完全解决问题

Vivado · Block Design · AXI_Interconnect · Validate Design · Vivado / Zynq · BD 41-237

AXI Stream Combiner 合并两路16位数据只输出一路怎么办

需确认tvalid连接并在各AXIS接口加ILA排查

AXI Stream · Combiner · tvalid · ILA

AXI4 Stream Combiner IP 的 TREADY 逻辑疑问

缓冲填满 17 个样本后 slave TREADY 才拉低，属正常行为

AXI4-Stream · TREADY · Combiner · FIFO · AXI4 Stream Combiner IP

MicroBlaze与AXI互联时钟频率不匹配如何解决

需统一两侧时钟频率或用异步FIFO跨时钟域

MicroBlaze · AXI_Interconnect · clock · Vivado · Vivado / MicroBlaze / AXI Interconnect

ZU48 RfSoc DDR4 MIG AXI协议检查失败

复位fabric状态机时需同时复位DDR4核，避免残留不完整突发

DDR4 · MIG · AXI · reset · Vivado 2022.2 / ZU48 RfSoc / DDR4 SDRAM MIG v2.2 · AXI_ERRS_BRESP_WLAST

Vitis 2022.1 创建 AXI4 IP 平台构建失败如何修复 Makefile

需按 AR 修改相关 Makefile，但帖中最终未确认解决

Vitis · Makefile · AXI4 · ZynqMPSoC · Vitis 2022.1 / Windows 10 / ZYNQ MPSoC

Vivado网表生成时AXI信号被置零怎么办

原因未明确，可尝试接口调试标记或逐总线连接

Vivado · AXI · netlist · debug · Vivado / MPSoC

AXI4-Stream互联仅M00输出流，如何让其他主接口收数据

Broadcaster实现已修复，但帖中未说明具体修复方法

AXI4-Stream · Interconnect · Broadcaster · Vivado · Vivado 2021.2 / Zynq UltraScale+ MPSoC xczu7ev-fbvb900-1-i

基于Vitis HLS视觉库的AWB IP上板后像素值全为0

需用System ILA或AXI VIP排查AXI4-Stream或复位问题

Vitis HLS · AXI4-Stream · AWB · System ILA · Vitis HLS vision lib / AXI4-Stream

DPU两个数据端口接同一MPSoC端口会有问题吗

可以工作但可能出现性能问题，具体原因帖中未详细说明

DPU · MPSoC · AXI_Interconnect · performance · DPU / MPSoC S_AXI_HP0_FPD / AXI Interconnect

Block Design中AXI ID/USER信号位宽不匹配如何解决？

改用Verilog后该位宽不匹配问题在2024.2中解决

Vivado · AXI4 · Block Design · width mismatch · Vivado 2024.2 · [Synth 8-690]

Zynq UltraScale+上Qt应用经AXI VDMA显示时framebuffer连接问题

需参考Zynq UltraScale+ MPSoC Base TRD与Xilinx DRM KMS驱动文档，确保显示管线设备树绑定正确

Zynq UltraScale+ · AXI VDMA · DRM KMS · framebuffer · Zynq UltraScale+ XCZU2CG / PetaLinux / Qt / AXI VDMA / AXI Stream to Video Out