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Versal 相关问答

社区里带 Versal 标签的 26 条问答，按原帖浏览量排序，逐条给出中文要点与原帖链接。

VCK190烧写bitstream报PLM Error 0x32B如何解决
DIMM未插紧导致DDR失败，重新插紧后烧写与启动正常
PDI编程失败PLM Error Major 0x326 Minor 0x1
疑似PDI目标器件与实际器件不匹配，需比对id_code
Versal DDR校准失败CAL_STAGE.08_F0_WRITE_LATENCY_CAL
按教程修改XDC引脚交换后DDRMC通过校准
VERSAL添加调试网络或ILA IP时报错如何解决？
缩短工程路径长度后问题解决
如何在仿真中修改PL_EQ_BYPASS_PHASE23以启用均衡阶段2和3？
仿真中不建议使用XSDB写该寄存器，帖中未给出最终方案
Vitis+Vivado协同仿真报Simulator 45-9错误如何解决
加-g可生成--debug typical，但vpl.tcl的debug_level控制方式未确定
VPK120 DDR校准失败F0_LPDDR4_CS_CA_TRAIN
问题仍在排查中，等待XTP703测试结果分析
V80 GTM DRP时钟用BD22引脚导致实现报错如何解决
改用CIPS IP的PL Fabric Clock作为GTM DRP时钟后成功生成device image
Versal IBIS-AMI 在 Sigrity 中 PCIe Gen5 眼图闭合
问题未解决，发帖人请求技术支持协助完成仿真
Versal VPK120 SD启动UEFI报无法加载镜像
自定义machine仅用于生成BOOT.bin，linux镜像须用common machine
Versal ACAP Transceivers Wizard 如何配置4通道12G-SDI仅RX模式
改用LCPLL/RPLL混合配置可传递参数，2022.1版本无此问题
Versal Prime JTAG编程报ROM配置数据错误如何解决
使用最小化已知良好PDI后烧录恢复正常
Versal VE2302 JTAG 报 DAP security gate closed 无法烧录
建议先确认板上 JTAG 模式开关设置正确
生成输出产物时缺少ddrmc.elf文件如何解决？
根因未确认，官方建议确认xci复制导入方式并提供日志/复现设计
XilSEM CRAM示例在Versal上IPI中断ID越界如何配置
SDT定义导致IPI_INT_ID越界，需按非SDT定义或正确中断号配置
Vitis升级22.2后QDMA执行时间偶增0.5秒
升级后出现间歇性0.5秒延迟，帖中无根因与解决方案
Versal VPK120 用 U34 引脚做自由时钟位流生成报错
帖中未给出解决方案，问题未解决
Versal Prime JTAG连接失败如何排查？
建议检查JTAG引脚上拉电阻及FPGA模式
Versal ACAP 电源过压损坏是否会传导至 IO
过压极具破坏性，损坏是否波及 IO 只能按概率评估，无法确认
VP120 CPM AXI Bridge RC模式EP重上电后DMA读失败
EP重上电后RC到EP的DMA失败，根因未确认，可尝试检查cq_np_req或去掉中断初始化
VCK190 DDR4不可纠正错误能否软重启A72
默认仅打印错误信息，需修改PLM代码才能实现软复位
Versal 1802 非JTAG启动模式下如何通过JTAG烧写BOOT.BIN
用mwr 0xf1260200 0x0100改boot mode后rst即可program BOOT.BIN
VCK190 SD1 LS启动：部分microSD卡启动失败(BootROM 0x22B)
问题未解决，需进一步收集第二块板测试及U-Boot mmc信息
VP1202 CPM设为Gen4x16时PCIe无法link成功
回答1称对RC和EP各复位一次后Gen4x16可link成功
Versal板卡更换PDI时如何避免重跑Petalinux
建议用OSL flow生成device tree以支持不同PDI
Vitis下载程序报PLM Error 0x326如何解决
0x326疑为IDCODE不匹配，需核对器件型号

相关标签

Vivado 6PLM 4JTAG 4PCIe 3Vitis 3VCK190 2BOOT.BIN 2DDR4 1XDC 1DMA 1ILA 1IP_Flow 1

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

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