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IP 打包与升级 排障速查

自定义 IP 打包、IP 升级与锁定、VLNV 冲突、IP 仓库不识别。这里汇总社区中 73 条相关问答的中文要点，按原帖浏览量排序。

涉及错误码：BD 41-1336、BD 5-390、Coretcl 2-1134、Drc 23-20、ERROR:EDK:4054、Hsi 55-1545、IP_Flow 19-3899、IP_Flow 19-530、IP_Flow 19-663、IP_Flow 19-973 / #UNDEF / BD 5-7 / Common 17-39、Pfi 67-13、Synth 8-3438 等 16 个

如何重新生成自定义IP缺失的make文件？
帖中无人给出解决方案，提问者回退到早期提交恢复旧文件
Vivado · IP_Packager · AXI_Lite · IP_Flow_19-530 · Vivado / IP packager · IP_Flow 19-530
自定义IP核连接SmartConnect时钟域冲突
帖中未给出解决方案，仅确认使用Vivado 2020.1
AXI SmartConnect · clock domain · custom IP · Vivado · Vivado 2020.1 / AXI SmartConnect · [xilinx.com:ip:smartconnect:1.0-1]
重新打包IP后Block Design中为何看不到新增端口
该问题在Vivado 2021.1中已修复，旧版本可尝试重新打包IP
Vivado · Package IP · Block Design · IP Packager · Vivado 2018.2 / ZU+ FPGA
Zynq自定义IP实现报错IOCNT-2 HP/HR IO数量超限
需减少连接到IO的IP示例端口以适配XC7Z020的HP/HR IO数量
Zynq · custom IP · IOCNT-2 · Vivado · XC7Z020 / Vivado · Drc 23-20
如何修复BD 5-390找不到axi_interconnect IP定义
帖中仅确认环境并追问其他告警，未给出解决方案
Vivado · axi_interconnect · BD 5-390 · Zynq7000 · Vivado 2018.3 / Zynq7020 / snickerdoodle black · BD 5-390
添加自定义IP后Block design综合失败怎么办？
排除重复仓库并重建IP核后问题解决
Vivado · custom IP · synthesis · IP repository · Vivado · IP_Flow 19-663
Vivado 无法检测自定义 IP 内 HDL 文件变更
帖中仅给出参考链接，未明确根因或解决方案
Vivado · custom-IP · HDL · block-design · Vivado 2020.2
Vivado 2014.2 无法向特定工程添加自定义 IP
根因未确认，xgui 缺失仅为猜测，补上后仍有人失败
Vivado · custom IP · unsupported part · IP_Flow · Vivado 2014.2 / Vivado 2015.1 · IP_Flow 19-973 / #UNDEF / BD 5-7 / Common 17-39
Vivado 2021.2 无法加载 2016 生成的用户 IP 仓库？
清空 ip_repo_paths 并更新 IP 目录，可直接选用内置 IP
Vivado · IP_repository · ip_repo_paths · update_ip_catalog · Vivado 2021.2 · Failed to load user IP repository, can't find the specific path
自定义AXI Stream IP接DMA接收数据错误且第二次循环失败
问题未解决，建议用Vivado Logic Analyzer检查DMA两侧数据
AXI DMA · AXI Stream · Zedboard · Vivado · Vivado 2014.1 / Zedboard
Vivado 推断网络导致多驱动网络问题
问题根因未确定，建议检查顶层连接并重新生成设计
Vivado · Multiple Driver Net · IP Integration · Block Design · Vivado
PCIe DMA子系统自定义IP流传输问题
问题未解决，回答者仅提出可能方向，无明确结论
XDMA · PCIe · DMA · KC705 · KC705 / AR65444驱动 / XDMA
Vitis 2020.1 自定义IP驱动链接报错
帖中未给出明确根因与解决方案
Vitis · linker · custom IP · Zynq · Vitis 2020.1 / Zynq 7020 / Trenz板
自定义IP驱动生成的makefile语法错误如何永久修复
修改IP源目录下的Makefile后重新打包IP并导出XSA可永久生效
makefile · custom-IP · Vivado · XSA · Vivado / MicroBlaze
Vitis统一IDE 2023.2无法从含自定义IP的XSA构建裸机应用
帖中仅指出自定义驱动需按移植指南适配，未给出结论
Vitis · XSA · custom IP · baremetal · Vitis Unified IDE 2023.2
Petalinux设备树生成器为何漏掉自定义IP的时钟？
自定义IP的设备树需用户手动修改，dtg不会自动生成完整定义
Petalinux · device-tree · custom-IP · dtg · Petalinux
自定义IP重新打包后生成输出产品综合失败
重置并重新生成输出产品可消除错误，但ILA调试核会丢失
Vivado · IP_Packager · Out_of_Context · ILA · Vivado 2018.2
自定义IP导致AXI Stream to Video Out欠载
修复自定义IP内部FIFO溢出后，低频下也恢复正常
AXI4-Stream · Video Out · underflow · FIFO · AXI4-Stream to Video Out v4.0 / TPG / ILA
访问自定义IP或axi_gpio时处理器挂起
ILA显示数据与strobe有效但valid/ready不变化，根因未确定
axi_gpio · ZC702 · Vivado · ILA · ZC702 / Vivado 2013.4
自定义IP状态机导致DMA传输卡死如何解决
补上m_axis_last信号后DMA传输恢复正常
AXI DMA · AXI4-Stream · tlast · custom IP · Arty Z7-20 / Vitis / AXI DMA
AXI Ethernet连接自定义IP后BSP创建失败
将驱动复制到本地仓库并修改后，SDK优先使用本地驱动避免冲突
AXI_Ethernet · BSP · SDK · ISE · Windows XP SP3 / ISE 13.2 / ML605
Vivado行为仿真找不到输入时钟怎么办
帖中未给出明确结论，仅提供删除sim目录、重建工程和升级IP等排查建议
Vivado · simulation · clock · IP · Vivado / Nexys A7
自定义IP仿真需逐个指定库名如何解决
用TCL命令一次性为所有文件设置xil_defaultlib库
Vivado · IP_Packager · simulation · TCL · Vivado
设备树BSP编译自定义IP驱动报错怎么办？
设备树BSP需自定义代码生成节点，勿选standalone驱动
device-tree · BSP · custom-IP · SDK · SDK / 自定义HLS IP · Hsi 55-1545
Vitis自定义IP构建BSP时报*.c无效参数错误
帖中仅重复报错信息，未给出根因或解决方案
Vitis · custom IP · BSP · compilation error · Vitis / Zynq ps7_cortexa9_0 · cc1.exe: fatal error: *.c: Invalid argument
自定义IP的AXI Stream与AXI DMA传输问题
问题未解决，作者另开新帖继续讨论
AXI DMA · AXI Stream · custom IP · Zynq
Vivado HLS 生成 AXI burst 读写自定义 IP 时为何总读到相同值
加入 Xil_DCacheDisable() 禁用 cache 后设计通过
Vivado_HLS · AXI_burst · cache · custom_IP · Vivado HLS
封装Socrates生成的ARM IP时缺少端口类型名
提问者未解决，改用RTL代码集成ARM IP
IP-XACT · Socrates · ARM · Vivado · Vivado / Socrates
Vivado综合在Windows 11上卡在SMPTE SDI自定义IP
用convert_ngc生成的edn文件替换ngc文件后综合成功
Vivado · synthesis · SMPTE_SDI · convert_ngc · Vivado / Windows 11 Pro / Windows 10 Pro
Vivado中BD 5-390找不到IP定义如何解决
建议使用教程指定的Vivado版本，脚本跨版本易出错
Vivado · HLS4ML · BlockDesign · IP-VLNV · Vivado 2018.1/2018.3/2024.2 / Ubuntu 24.04 · BD 5-390
Vivado 2020.2 自定义IP升级后Address Editor崩溃
更新Java并完整重装Vivado可解决该问题
Vivado · Address Editor · Custom IP · AXI · Vivado 2020.2
自定义IP GUI中如何添加参数校验与错误提示
用户无法直接在IP packager GUI中添加页面禁用/校验功能，需参考xgui下TCL过程
Vivado · Custom IP · GUI · TCL · Vivado 2018.3
自定义IP功能正常但接入处理器和AXI DMA后失败
需正确传递TLAST并修正AXI Stream握手逻辑
AXI DMA · AXIS_TLAST · custom IP · handshake
自定义IP无法识别添加的fixed_pkg包
问题仍在排查中，尚未给出解决方案
Vivado · VHDL-2008 · fixed_pkg · Custom IP · Vivado 2022.1
ZU+ FPGA 封装 IP 时 OOC 综合报错
PARAM_VALUE.USE_BOARD_FLOW 为 xgui.tcl 中硬编码参数，根因未定
Vivado · IP_Packaging · OOC_Synthesis · ZU+ · Vivado 2018.2 / ZU+ FPGA
Vivado 13.2 Zynq 7000 自定义IP封装后实现报错
封装IP前移除OOC IP并检查Box Type设置
Vivado · Zynq-7000 · IP-Packaging · Out-Of-Context · Vivado 13.2 / Zynq 7000
Vivado在IP packager中重新打包IP时崩溃
官方称2019.2不再支持，建议升级至2024.2；用户反馈2025.1仍复现，官方仍在收集复现步骤
Vivado · IP_Packager · crash · repackage · Vivado 2019.2 / 2024.1 / 2025.1
Petalinux 2017.2 如何将自定义 IP 驱动改为 generic-uio？
在 system-user.dtsi 中引用并覆盖生成节点的 compatible 为 generic-uio
Petalinux · device-tree · generic-uio · custom-IP · Petalinux 2017.2
Vitis 无法单步进入自定义 IP 驱动库
帖中未给出结论，仅提出如何配置调试器以调试该库
Vitis · debugger · custom IP · driver library · Vivado / Vitis IDE / MicroBlaze / AXI PS/2 IP Core
Vivado 2022.1 添加 IP 仓库时挂起
疑似 Sigasi 语法检查器导致挂起，可切换检查器或调整缓存设置
Vivado · Sigasi · IP repository · hang · Vivado 2022.1 / Vitis 2022.1 / CentOS
如何在Xilinx SDK中向自定义IP传递数组（向量加法）
可按需定义任意数量的AXI4端口，Vitis HLS会自动为每个端口生成寄存器
custom-ip · axi4 · hls · sdk · Vivado 2018.2
PS7与自定义IP在Vivado中出现时序错误
需解决时序违例后才能达到目标频率
Vivado · PS7 · Timing · Custom IP · Vivado 2017.4 / Zybo
Vivado 2024.2 创建封装IP生成的AXI-Lite代码问题
问题已提交工程团队处理，帖中未给出最终结论
Vivado · IP Packaging · AXI4-Lite · VHDL · Vivado 2024.2
打包IP时OOC综合失败如何排查
帖中未给出根因或解决方案
Vivado · IP_Packaging · OOC_Synthesis · ZCU102 · Vivado 2018.2 / ZCU102
SDK 2017.4 为自定义 IP 生成 BSP 时 axi_ethernet 无驱动
改用与旧版 axi_ethernet IP 兼容的旧版库后问题解决
SDK · BSP · axi_ethernet · driver · SDK 2017.4
Vitis构建来自IP仓库的IP平台时报错
重新创建IP后问题解决
Vitis · IP Repository · platform · xsa · Vivado 2022.1 / Vitis
自定义IP无法从AXI BRAM控制器读取数据
帖中未给出结论，问题未解决
AXI_BRAM · Custom_IP · ILA · Zynq_UltraScale · Kria / Zynq UltraScale+ MPSoC / Ubuntu 22.04 / JTAG ILA
Petalinux 自定义 IP 构建失败于 zynq FSBL
需检查自动生成的 xparameters.h 是否缺少 #endif
Petalinux · FSBL · xparameters.h · BSP · Petalinux / zynq FSBL · unterminated #ifndef
Vitis Unified 2024.2 自定义IP生成xxgate_g.c文件名错误
添加-type advanced选项后config文件正确生成
Vitis · SDT · device-tree · custom-IP · Vitis Unified 2024.2 / Vivado 2023.2
自定义IP的AHB主口在地址编辑器中显示未连接
帖中未给出结论，问题未解决
AHB · AXI · address_editor · custom_IP
自定义PWM IP端口位宽不匹配如何解决
把外部引脚位宽改为与4位端口一致即可解决
XPS · EDK · port mismatch · custom IP · XPS / AVNET MICROBOARD XZ6SLX9 · ERROR:EDK:4054
Petalinux 中无法访问自定义 IP 基地址
问题未解决，建议从 dtb 与设备树配置方向排查
petalinux · uio · device-tree · custom-ip · Petalinux / Zynq
综合自定义IP时提示module not found错误
修复自定义IP版本与路径后综合应可正常通过
Vivado · custom IP · synthesis · Synth 8-439 · Windows 10 / Vivado · Synth 8-439
Vivado打包自定义IP报错无法删除.cache目录
删除.cache并在TCL控制台切换到项目目录后可成功打包IP
Vivado · IP_Packaging · cache · TCL · Vivado 2024.2
Vitis Unified 2025.2 自定义IP驱动检测与平台生成问题
按脚本移植驱动到SDT框架并在Vitis Unified 2025.2中重新生成BSP后，驱动可被正常添加
Vitis · SDT · custom IP · driver · Vitis Unified 2025.2
RTL kernel 内含自定义 IP 的 ILA 黑盒错误如何解决？
帖中未给出明确解决方案，仅建议参考 UG1393 文档
ILA · RTL kernel · black box · Alveo U200 · Alveo U200 / Vitis
修改源码后打包IP未反映更改怎么办？
建议将IP打包到工程外部独立目录，并在该处维护源码
Vivado · IP_Packaging · VHDL · IP_Catalog · Vivado
自定义IP中集成Xilinx除法器IP报黑盒错误
重新打包并确保子IP的.xci被包含后重新生成输出产品可解决
Vivado · IP_Packaging · div_gen · black_box · Vivado 2024.1/2024.2 · [Project 1-486] [DRC INBB-3]
自定义IP创建报错ipx::infer_core失败
帖中未给出根因，仅收集日志与源文件
Vivado · Custom_IP · ipx_infer_core · Packaging · Vivado · [Common 17-39]
Vitis 2021.2 中 Makefile 报错如何解决
修改 makefile 未解决，问题待 AMD 修复，用户已通过 EZMove 上传工程
Vitis · Makefile · Vivado · custom IP · Vitis 2021.2 / Windows
Vivado 2017.2 自定义 IP 升级报 IP_Flow 19-3899 警告
该提示仅为警告，可忽略
Vivado · IP_Flow · custom IP · warning · Vivado 2017.2 · IP_Flow 19-3899
自定义IP参数覆盖导致综合错误[Synth 8-3438]
参数覆盖需通过IP打包流程传播，帖中未给出最终解决
Vivado · custom IP · parameter override · Synth 8-3438 · Vivado · Synth 8-3438
Vivado运行Model Composer Lab6报BD 5-390找不到IP定义
按上述修改tcl路径与文件名后问题解决
Vivado · Model Composer · BD 5-390 · tcl · Vivado v2021.1 / UG1498 Vitis Model Composer Tutorial · BD 5-390
自定义IP核生成的Makefile开箱即报错
Windows下自定义IP的Makefile生成有误导致构建失败，已提交CR
Vitis · Makefile · Custom IP · Windows · Vivado/Vitis 2020.2、2021.1，Windows · fatal error: xil_printf.h: No such file or directory
Vivado TCL 生成 arb_master IP 报 VLNV 未找到
该 IP 需正确设置 IP 仓库路径，且帖中认为其功能/文档存在问题
Vivado · TCL · IP · VLNV · Vivado 2022.2 / 2022.1.2 / Alveo U280 / U250 · Coretcl 2-1134
自定义IP的硬件交接文件缺失导致布局错误
该 Critical Warning 可忽略，不影响流程，后续版本将移除
Vivado · hwdef · DCP · critical-warning · Vivado 2015.4 / Kintex-7 · Pfi 67-13
Vivado 2017.1 找不到 clk_wiz:5.2 的 IP 定义
需用脚本对应的 Vivado 2015.3 重建工程
Vivado · clk_wiz · BD 5-390 · tcl · Vivado 2017.1 / Arty Artix 7 · BD 5-390
如何为含自定义IP的Vivado工程更换目标器件
需重新生成所有IP核，可用write_bd_tcl脚本方式迁移器件
Vivado · IP_Integrator · device_migration · locked_IP · Vivado 2013.4 / xc7z020clg484-2 迁移至 xc7z030fbg484-2 · BD 41-1336
Vivado Package IP 中端口无法删除怎么办？
将端口重新导入到已注释这些端口的顶层 VHDL 文件后，端口即从 GUI 消失
Vivado · Package IP · Vivado HLS · ap_fifo · Vivado / Vivado HLS
Vivado 2015 升级到 2021 如何不升级 IP
不支持在不升级 IP 的情况下跨 Vivado 大版本迁移
Vivado · IP_Upgrade · Migration · DCP · Vivado 2015 / Vivado 2021
自定义板卡IP接口无法在Block Design中连接
自定义板卡流程可行但文档不足，需参考UG895并逐步逆向官方board.xml
Vivado · board.xml · IP-XACT · custom-board · Vivado 2016.2
如何在block design中更改自定义IP的时钟域
需断开AXI接口连接后运行automation让工具插入CDC逻辑，400MHz时序难达成
clock-domain-crossing · block-design · AXI · timing · Vivado / Microblaze / DDR3 / BRAM
AXI DMA简单模式下S2MM传输丢首字与二次传输失败
需保证DMA传输长度不小于tlast周期，否则传输异常
AXI_DMA · S2MM · TLAST · Zedboard · Zedboard / AXI DMA · 1002, 5011

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

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