fpga.love
EN App
知识库›AMD 社区问答速查›synthesis

synthesis 相关问答

社区里带 synthesis 标签的 41 条问答,按原帖浏览量排序,逐条给出中文要点与原帖链接。

Vivado综合报retiming前向移动失败如何解决
寄存器不足导致retiming失败,可加寄存器或屏蔽告警
Vivado综合报unexpected error (11)如何排查RTL
对嵌套union字段赋值可触发该崩溃,改为直接赋值union可绕过
Vivado 2021.2标准版能否在Win10家庭版运行?综合卡死
Win10家庭版未列入官方支持,综合卡死原因帖中未确认
Vivado综合报HDL 9-281无法打开include文件defines.v怎么办
将include文件与主文件放同一目录或配置include路径即可解决
综合后Schematic不随代码修改更新怎么办
复位工程后Schematic更新成功
添加自定义IP后Block design综合失败怎么办?
排除重复仓库并重建IP核后问题解决
Vivado 2019.1 生成视频测试图案生成器示例设计综合报错
应用 Y2K22 补丁后问题解决
Vitis HLS 2022.x 中 memset 与 ap_ufixed 综合挂起
memset 与任意精度类型组合会导致 Vitis HLS 2022.x 综合挂起,改用 for 循环可绕过
Vivado 2021.2 综合视频混合器 IP 卡死
卡在 IP 的 compile_c 阶段,帖中给出 HLS IP 补丁链接但未确认解决
Vivado 2021.2 合成许可证版本无效如何解决?
需确认许可证 version limit 是否满足 Vivado 2021.2 要求
Verilog 用输入初始化计数器报 synth 8-1002 错误
帖中仅指出需修改该行代码,未给出具体方案
Vivado综合SIN查找表触发nloptAssert崩溃
已提交CR-991075,可用条件取反改写或加输出寄存器规避
Vivado为何同时报Synth 8-6014和8-3332?
两条信息内容重复,可屏蔽其一,根因待研发确认
Vivado HLS 综合报错:找不到时序约束文件
帖中未给出解决方案,仅附工程与截图
Vivado综合时xc7k325t许可证获取失败
xc7k325t缺少Synthesis许可证,其他Kintex-7器件可正常综合
Vivado GUI 显示许可证但综合报无许可证错误
需为 xc7k325t 获取板卡许可证或 Vivado ML Enterprise 版许可证
CORDIC IP sin/cos结果乘法综合报Synth 8-502错误
问题未确认解决,根因待查
综合报错HDLCompilers:86非法递归实例化怎么办?
需检查代码中的自实例化或递归写法,可尝试将递归调用前置
xc7vx485t综合报错缺少有效许可证怎么办
需添加含Synthesis特性的有效Vivado许可证才能综合该器件
HDL Coder生成模块综合无限运行怎么办?
建议检查是否大量循环/大RAM及综合约束是否不当
Vivado 2018.2 WebPACK 综合排队并报 loader.bat 未找到
疑似因操作系统版本不受支持导致,帖中未给出最终解决
Vivado综合在Windows 11上卡在SMPTE SDI自定义IP
用convert_ngc生成的edn文件替换ngc文件后综合成功
Vivado 2021.1综合进程被Killed如何解决
增大swap内存后综合被Killed的问题得到解决
VCU110评估板许可证有效但Vivado综合失败
已尝试重启、重托管到MAC及诊断变量,问题仍未解决
启用gated_clock_conversion后综合崩溃
开启gated clock转换选项导致综合崩溃,根因待查
Vivado综合阶段BDD::operator~()导致崩溃
崩溃原因未确定,可能与代码风格或Vivado bug有关
ZCU111许可证过期导致综合报错怎么办
需购买Vivado ML许可证以支持2020.1综合
修改XADC设计后新引脚分配未生成导致综合报错
问题疑似与CORA板XML引脚定义有关,尚未最终确认
Vivado综合失败无报错如何解决
移除未使用的DDR4 IP块后综合成功
xc7vx485t综合报错无法获取许可证
xc7vx485t需Enterprise Edition许可证,WebPACK不适用
Vivado综合报17-345许可证未找到如何解决
需检查许可证路径、版本期限及Vivado版本匹配情况
Vitis HLS 2022.1 大图像综合卡住
大尺寸图像综合卡住,原因未确定,建议换版本或提供工程
Vivado 2021.1综合/实现网表名称错乱?
帖中仅描述现象,未给出原因或解决方案
更换器件后Block Design被锁定如何解决
需重新生成IP以匹配新器件,但含PS的IP无法直接迁移
综合报错FLASH_ce端口不存在于EENIC_Block实例
帖中未给出明确解决结论,仅推测逻辑被优化
mipi_csi2_rx_subsystem示例综合报模块缺失
按回答建议处理后缺失文件问题解决
综合自定义IP时提示module not found错误
修复自定义IP版本与路径后综合应可正常通过
Vivado2022.2报错ambiguous clock in event control为何?
该报错符合预期,需按异步复位触发器标准写法拆分代码
Vivado 2021.1 生成比特流时 IP 综合报错
版主询问综合日志错误、操作系统及 BD 文件,帖中无结论
IOBUF三态缓冲被综合优化掉且XDC找不到U0单元
警告多为OOC IP综合阶段正常现象,提问者最终改用代码硬实例化解决
ZC706开发板综合报错是否需付费license?
ZC706评估套件自带免费器件锁定license,兑换后即可使用,无需另购

相关标签

Vivado 33License 9Verilog 3Vitis HLS 2IP 2crash 2custom IP 2Linux 1DDR4 1Block Design 1pin_assignment 1Kintex-7 1

只做要点整理、非原文转载;帖中没给出结论的标注「社区未闭环」,技术细节以原帖与 AMD 官方文档为准。

← 返回 AMD 社区问答速查(1191 条)