fpga.love
EN App
知识库›AMD 社区问答速查›constraints

constraints 相关问答

社区里带 constraints 标签的 10 条问答,按原帖浏览量排序,逐条给出中文要点与原帖链接。

FPGA输入输出max/min延迟约束与BUFG/OBUF延迟导致建立时间违例
缓冲器延迟与时钟频率无关,需用MMCM/PLL、IDELAY/ODELAY或输入输出寄存器对齐时序
能否用约束文件修改GTH引脚位置
可通过XDC约束文件分配并修改GTH引脚位置
1G/10G/25G以太网子系统实现后出现时序失败怎么办?
问题未解决,仅提出排查方向,根因未明确
KCU116 板 sysclk_125 引脚分配报错如何解决
该 bank 无 CMT 站点,需改用非专用时钟路由约束,但会引入额外偏斜影响时序
差分时钟约束文件该如何编写?
差分时钟只需对P端约束时钟频率,N端默认处理
xapp585在XC7A200T上约束文件无法实现
xapp585不用GTP,LVDS引脚应接通用IO;未用GTP引脚处理见UG482第219页
HDL Coder生成模块综合无限运行怎么办?
建议检查是否大量循环/大RAM及综合约束是否不当
如何在xc7a100tfgg676-1上用BLOCK 213实现PCIe端点?
帖中未给出可行结论,仅列出约束片段
Vivado设置端口LOC报site location无效
IO标准须与bank的Vcco电压匹配,且需注意引脚类型
HSSW 3.6 输入时钟引脚分配问题
建议均未解决,问题仍待确认

相关标签

Vivado 3timing 2XDC 2IOBUF 1Artix-7 1clocking 1pin_assignment 1synthesis 1Ethernet 1BUFG 1PCIe 1

只做要点整理、非原文转载;帖中没给出结论的标注「社区未闭环」,技术细节以原帖与 AMD 官方文档为准。

← 返回 AMD 社区问答速查(1191 条)