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PS-PL
PS-PL 相关问答
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条问答,按原帖浏览量排序,逐条给出中文要点与原帖链接。
Vivado 2020.2 封装引脚列表为何没有 D** 引脚?
D6、D8、D9 为 PS 引脚,不在 PL 引脚列表中属正常现象
如何将SD卡数据从PS传到PL自定义IP
帖中仅提出经DDR等外设中转的设想,未给出具体方案
ZYNQ ZC702 PS与PL时序:写自定义IP端口
建议用AXI-Lite寄存器轮询或中断同步PS与PL,但问题未解决
PS到PL的FCLK时钟是否同步及如何约束
PS各FCLK间无保证相位关系,需同步时钟时应经单个FCLK驱动PL内MMCM/PLL生成
EMIO能否只连PL逻辑而不接FPGA引脚
EMIO可直接连PL fabric作普通逻辑信号,不必接FPGA IO引脚
相关标签
Zynq
3
Vivado
2
PACKAGE_PIN
1
clock-domain-crossing
1
AXI-Lite
1
timing
1
SD card
1
custom IP
1
AXI
1
EMIO
1
PL
1
只做要点整理、非原文转载;帖中没给出结论的标注「社区未闭环」,技术细节以原帖与 AMD 官方文档为准。
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