fpga.love
EN App
知识库›AMD 社区问答速查›LVDS

LVDS 相关问答

社区里带 LVDS 标签的 7 条问答，按原帖浏览量排序，逐条给出中文要点与原帖链接。

clk_fpga 单端端口却用 LVDS 标准如何解决
按板卡实际时钟输入类型选择单端或差分代码与约束
差分LVDS输入时钟QBC引脚布线不可路由警告
QBC引脚无专用时钟布线，需参考相关帖子尝试非专用时钟布线
gig_ethernet_pcs_pma 改 LVDS Async 模式报 clock_selection 错误
该报错在 2021.1 中消失，旧版本可忽略
DDR3 MIG sys_clk失锁：LVDS与DIFF_SSTL15如何选？
LVDS在1.5V HP bank可用，但失锁根因未确认
XC7A35T Bank16 LVDS供电异常2.9V
根因未确认，疑似Bank16与Bank14/15间存在偏置
能否让实现工具自动调整IDELAYE3延迟值？
帖中建议用Tcl自动化或据setup/hold余量一次算出IDELAY值，未给出最终方案
Artix-7 HR bank 不支持 LVDS 终端电阻怎么办
HR bank 不支持 LVDS，需外加 0201 终端电阻，切勿超压 VCCAUX/ADC

相关标签

Vivado 2IOSTANDARD 2MMCM 1clock 1Artix-7 1VCCO 1power 1DDR3 1MIG 1timing 1

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

← 返回 AMD 社区问答速查（1191 条）