fpga.love
EN App
知识库›AMD 社区问答速查›co-simulation

co-simulation 相关问答

社区里带 co-simulation 标签的 8 条问答,按原帖浏览量排序,逐条给出中文要点与原帖链接。

Vitis+Vivado协同仿真报Simulator 45-9错误如何解决
加-g可生成--debug typical,但vpl.tcl的debug_level控制方式未确定
array_reshape与reset pragma共用导致协同仿真失败
问题可复现,已上报,尚未解决
Vivado HLS RTL/C 联合仿真报 AXI_master 深度不足警告如何解决
用 Clang 运行 test bench 定位编译错误,修正后联合仿真可通过
Vitis Accel示例C仿真通过但协同仿真报SIGSEGV
问题未解决,仅建议检查数组a的大小定义
C/RTL协同仿真卡住且无法查看波形怎么办?
问题未解决,提问者表示不知如何解决
C/RTL协同仿真长时间无结果怎么办
HLS版本过旧难以跟踪调试,建议开启波形调试排查
Zedboard 硬件协同仿真报 board_part 未找到
帖中未给出解决方案
Vitis 2025.2 potrf 联合仿真报错无原因如何处理
需用 pragma 正确配置 top 函数参数接口,并确认所用接口支持联合仿真

相关标签

Vitis 3HLS 3Vivado 3Vivado HLS 1Vitis HLS 1Versal 1Zedboard 1

只做要点整理、非原文转载;帖中没给出结论的标注「社区未闭环」,技术细节以原帖与 AMD 官方文档为准。

← 返回 AMD 社区问答速查(1191 条)