fpga.love
EN App
知识库›AMD 社区问答速查›implementation

implementation 相关问答

社区里带 implementation 标签的 13 条问答,按原帖浏览量排序,逐条给出中文要点与原帖链接。

Vivado实现64位ALU时PC卡死内存耗尽
内存可能不足,建议减少线程并精简代码定位问题
添加或修改其他IP后RTL模块行为改变
未约束的时钟域导致实现结果不可预测,需完善时序约束并重构时钟方案
DDR3 IP 实现后无法生成比特流
DDR3 IP 实现后存在部分布线网络导致无法生成比特流
Kintex Ultrascale+ 775到387.5MHz跨时钟域同步时序不收敛
改用Performance实现策略后时序通过,但根因未确认
Vivado重编译后时序失败原因?
实现策略不同可能导致部分方案无法满足时序
Vivado报Shape Builder 18-119无法创建DSP_chain
发帖人自行修复实现中的小bug后问题解决,具体原因未公开
xclbin生成耗时4.5小时且频率变化如何解决
帖中未给出结论,频率变化原因及缩短实现时间的建议均未明确
Block design 时序不满足要求如何排查?
Validate design 不检查时序,需在综合/实现后运行时序报告定位违例路径
如何用pblock做实现?LUT2输入I1未连接报错
帖中仅追问LUT2位置及原理图,未给出结论
Vivado 2023.1 实现阶段崩溃如何上传工程调试
AMD 已复现该崩溃,且已有内部 CR 跟踪同一崩溃堆栈
Vivado 2017.2 时序摘要显示不一致怎么办?
建议升级 Vivado 并用 Tcl 生成报告核对时序结果
Vivado 2021.1综合/实现网表名称错乱?
帖中仅描述现象,未给出原因或解决方案
Vivado时序数据校验和不兼容如何解决
该问题在2023.1已解决,对时序分析结果无影响

相关标签

Vivado 7timing 5Block Design 2CDC 1MMCM 1crash 1timing_constraints 1pblock 1DDR3 1MIG 1DRC 1xclbin 1

只做要点整理、非原文转载;帖中没给出结论的标注「社区未闭环」,技术细节以原帖与 AMD 官方文档为准。

← 返回 AMD 社区问答速查(1191 条)