fpga.love
EN App
知识库›AMD 社区问答速查›AXI4

AXI4 相关问答

社区里带 AXI4 标签的 6 条问答，按原帖浏览量排序，逐条给出中文要点与原帖链接。

VDMA与AXI Mem间插入自定义模块后实现报LUT3缺连接
需确保自定义模块所有AXI信号被驱动，避免优化裁剪导致连接丢失
Zynq-7000与7系列MIS如何连接AXI4从接口？
提问不明确，仅给出DDR接口的一般性建议
如何在Xilinx SDK中向自定义IP传递数组（向量加法）
可按需定义任意数量的AXI4端口，Vitis HLS会自动为每个端口生成寄存器
Vitis 2022.1 创建 AXI4 IP 平台构建失败如何修复 Makefile
需按 AR 修改相关 Makefile，但帖中最终未确认解决
Block Design中AXI ID/USER信号位宽不匹配如何解决？
改用Verilog后该位宽不匹配问题在2024.2中解决
Zynq7000 PL顶层信号无法分配引脚怎么办
PS仅通过AXI4总线接口或GPIO支持输入输出，需用这些信号连接

相关标签

Vivado 2Vitis 1Makefile 1Zynq-7000 1MIG 1Block Design 1VDMA 1custom IP 1HLS 1SDK 1Zynq7000 1GPIO 1

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

← 返回 AMD 社区问答速查（1191 条）