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综合与实现 排障速查

综合、实现与 opt_design 相关。这里汇总社区中 35 条相关问答的中文要点，按原帖浏览量排序。

涉及错误码：Common 17-345、Common 17-348、Common 17-69、ERROR:Simulator:777、HDLCompilers:86、Synth 8-4169、Synth 8-502、USF-XSim 62、USF-XSim-62、VRFC 10-664、Vivado 12-4473 / Common 17-39、[Common 17-345] 等 15 个

综合后Schematic不随代码修改更新怎么办
复位工程后Schematic更新成功
Vivado · Synthesis · Schematic · RTL Analysis · Vivado
Vivado ML标准版综合XCVU35P为何报许可证错误？
改用板卡选择方式，并向AMD申请获取U50板卡文件后问题解决
Vivado · Alveo U50 · XCVU35P · License · Vivado ML Standard Edition 2021.1 / Alveo U50 (XCVU35P)
Vivado用VCS仿真IP时elaborate报vlogan语法错误
版本匹配关系已列出，但根因未确定，需继续研究
Vivado · VCS · vlogan · simulation · Vivado 2022.2 / VCS S-2021.09 / Ubuntu
XSOM 精化 PICXO 设计时报端口宽度错误
PICXO/FRACXO IP 不支持仿真，精化报错原因帖中未明确
PICXO · XSOM · VRFC 10-664 · XAPP1241 · XSOM / KCU105 / xtp715-picxo-fracxo · VRFC 10-664
Vivado 2021.2 综合视频混合器 IP 卡死
卡在 IP 的 compile_c 阶段，帖中给出 HLS IP 补丁链接但未确认解决
Vivado · synthesis · video-mixer · IP · Vivado 2021.2 / Nexys Video (Artix)
Vivado 2021.2 合成许可证版本无效如何解决？
需确认许可证 version limit 是否满足 Vivado 2021.2 要求
Vivado · License · Common 17-348 · Synthesis · Vivado 2021.2 / xcku11p · Common 17-348
Vivado综合SIN查找表触发nloptAssert崩溃
已提交CR-991075，可用条件取反改写或加输出寄存器规避
Vivado · Synthesis · nloptAssert · CR-991075 · Vivado 2017.3.1 / xc7a35
VHDL仿真报错Formal min无实际值或默认值
错误不在所贴代码中，min是bitram实体的输入，问题应在其他封装代码中
VHDL · Simulator · Elaboration · bitram · ERROR:Simulator:777
Vivado实现64位ALU时PC卡死内存耗尽
内存可能不足，建议减少线程并精简代码定位问题
Vivado · memory · implementation · Windows10 · Vivado v2020.2 / xc7k160tfbg484-3 / Windows 10 21H1
Vivado综合时xc7k325t许可证获取失败
xc7k325t缺少Synthesis许可证，其他Kintex-7器件可正常综合
Vivado · License · Synthesis · Kintex-7 · Vivado 2018.3 / KC705 (xc7k325t-ffg900-2) · [Common 17-348]
CORDIC IP sin/cos结果乘法综合报Synth 8-502错误
问题未确认解决，根因待查
Vivado · CORDIC · Synth 8-502 · synthesis · Vivado（帖中提及2023.1与20.2版本UG901） · Synth 8-502
综合后功能仿真中模块信号无法找到
帖中未给出根因或解决方案
post-synthesis simulation · functional simulation · simulation object · warning
综合报错HDLCompilers:86非法递归实例化怎么办？
需检查代码中的自实例化或递归写法，可尝试将递归调用前置
Vivado · Verilog · Synthesis · Recursive Instantiation · Vivado 2019.2 · HDLCompilers:86
post-synthesis工程跑Implement报错17-69如何处理
按链接方法加入XCI并补齐edf后错误消失
Vivado · post-synthesis · Implement · edf · Vivado 2022.2 / xcvu19p-fsva3824-1-e · Common 17-69
xc7vx485t综合报错缺少有效许可证怎么办
需添加含Synthesis特性的有效Vivado许可证才能综合该器件
Vivado · License · Synthesis · xc7vx485t · Vivado 2018.3 / xc7vx485tffg1157-2 · [Common 17-345]
HDL Coder生成模块综合无限运行怎么办？
建议检查是否大量循环/大RAM及综合约束是否不当
Vivado · HDL Coder · Synthesis · Constraints · Vivado 19.1 / 18.3
Vivado 2017.3报Synthesis/xc7z045许可错误但管理器显示有效
将lmgrd与xilinxd统一升级到v11.14并重启许可服务器即可解决
Vivado · License · FlexNet · ZC706 · Vivado 2017.3 / ZC706 / xc7z045 · Common 17-345
Vivado 2018.2 WebPACK 综合排队并报 loader.bat 未找到
疑似因操作系统版本不受支持导致，帖中未给出最终解决
Vivado · WebPACK · synthesis · OS · Vivado 2018.2 WebPACK / Windows 10 21H1 · [Common 17-70]
ZU6处理器综合报错17-345许可证无效
XCZU6EG不在免费版支持范围，需购买或使用30天评估许可证
Vivado · License · ZU6EG · Evaluation · Vivado / ZU6 (XCZU6EG) · 17-345
VCU110评估板许可证有效但Vivado综合失败
已尝试重启、重托管到MAC及诊断变量，问题仍未解决
Vivado · License · VCU110 · Synthesis · Vivado / VCU110
xclbin生成耗时4.5小时且频率变化如何解决
帖中未给出结论，频率变化原因及缩短实现时间的建议均未明确
xclbin · v++ · implementation · Vitis · Vitis / v++ / buildall.sh
启用gated_clock_conversion后综合崩溃
开启gated clock转换选项导致综合崩溃，根因待查
Vivado · synthesis · gated_clock_conversion · crash · Vivado 2020.2 · An unexpected error has occurred (6)
Vivado 2021.1综合/实现网表名称错乱？
帖中仅描述现象，未给出原因或解决方案
Vivado · netlist · synthesis · implementation · Vivado 2021.1
Vivado点击Elaborate Design后无报错闪退
若RTL无语法错误可跳过Elaborate步骤
Vivado · Elaborate · crash · simulation · Vivado
Vivado 2016.4 生成比特流报 std_logic_1164 找不到
疑似安装问题，建议重装 Vivado 并共享代码排查
Vivado · Synth 8-4169 · std_logic_1164 · installation · Vivado 2016.4 WebPACK / Ubuntu 14.04 LTS · Synth 8-4169
DFX时Verilog模块无法创建分区定义怎么办？
需先确认顶层是RTL还是BD，BD顶层应参考UG909流程
DFX · Partial Reconfiguration · Vivado · Block Design · vu13p
Vivado2022.2报错ambiguous clock in event control为何？
该报错符合预期，需按异步复位触发器标准写法拆分代码
Vivado · Synthesis · Synth 8-91 · Verilog · Vivado 2020.2 / 2022.2 · [Synth 8-91]
SOC仿真elaborate步骤失败如何解决？
清除VRFC 10-3091警告后elaborate错误可消失
Vivado · XSim · elaborate · VRFC-10-3091 · Vivado 2019.1 / XSim / Nexys4 DDR · USF-XSim-62
Vivado仿真elaborate步骤失败如何解决？
多种规避方法可解决，根因未确认
Vivado · xsim · elaborate · USF-XSim · Vivado 2016.4 · USF-XSim 62
行为仿真报USF-XSim-62但综合后仿真正常
修复代码功能缺陷后行为仿真恢复正常，但根因未查明
Vivado · XSim · behavioral-simulation · USF-XSim-62 · Vivado 2018.1 · USF-XSim-62
Vivado中xpm_fifo_async模块找不到怎么办
BD设为Global可绕过，保留OOC需从整个工程封装IP
Vivado · XPM · OOC · IP Packaging · Vivado 2019.2 · ERROR: [Synth 8-439]
Vivado中HDMI IP生成失败如何解决？
提问者尚无HDMI核许可证，需确认许可证与器件配置
Vivado · HDMI · IP_Integrator · License · Vivado 2015.4 · IP_Flow 19-167, IP_Flow 19-3541, Common 17-39
浮动许可证为何无法用于Vivado 2020.1综合？
问题未解决，建议升级许可证服务器工具到v11.17.2.0后重试。
Vivado · floating-license · FlexNet · license-server · Vivado 2020.1 / xc7k325t · [Common 17-345]
Vivado仿真elaborate步骤执行elaborate.bat脚本失败
官方建议升级到Vivado 2021.2验证问题是否仍存在
Vivado · simulation · elaborate · launch_simulation · Vivado 2018.2 · Vivado 12-4473 / Common 17-39
Vivado 2021.2标准版能否在Win10家庭版运行？综合卡死
Win10家庭版未列入官方支持，综合卡死原因帖中未确认
Vivado · Windows10Home · Synthesis · Hang · Vivado 2021.2 / Windows 10 Home 64-bit 20H2

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

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