fpga.love
EN App
知识库›AMD 社区问答速查›Ultrascale+ DDR4 MIG 实现报 Opt 31-67 错误如何解

Ultrascale+ DDR4 MIG 实现报 Opt 31-67 错误如何解决

时序与实现社区未闭环原帖 9 个回答 · 456 次浏览|器件：Ultrascale+ / DDR4 MIG（错误码：Opt 31-67）

一句话结论：提问者称使用官方 Example Design 且行为仿真正常，帖中未给出根因与解决方案

现象

实现阶段报 LUT3 输入 I0 缺少连接，路径指向 DDR4 MIG 内部 wr_buffer_ram

根因

帖中未明确

可尝试的处理步骤

本文基于 AMD 客户社区（原 Xilinx 论坛）真实问答整理为中文要点，非原文转载；技术细节以原帖与 AMD 官方文档为准。
原帖：https://adaptivesupport.amd.com/s/question/0D52E00007EC9uoSAD/ultrascale-ddr4-mig-timing-issue-opt-3167-proble

Vivado 报错词典解读

这条帖子的错误码在词典里有独立词条，含现象、根因与可执行步骤：

ERROR: [Opt 31-67]
Vivado 2017.3 opt_design 报 LUT6 输入 I3 未连接

相关资料

ISE 14.7 MAP报错place:543资源未满却无法布局xocc双时钟内核时序不满足导致自动降频失败Spartan-6 LX9 MCB_DDR3_rzq 的 LOC 约束 K7 无效报错

相关标签：DDR4 · MIG · Ultrascale+ · Opt-31-67

就这个问题继续问 AI → ← 返回 AMD 社区问答速查