fpga.love
EN App
知识库›AMD 社区问答速查›cache

cache 相关问答

社区里带 cache 标签的 5 条问答，按原帖浏览量排序，逐条给出中文要点与原帖链接。

AXI VDMA通过HDMI显示图像出现间歇性异常，是缓存问题吗？
根因未确认，回答者推测为带宽与时钟树问题
Vivado HLS 生成 AXI burst 读写自定义 IP 时为何总读到相同值
加入 Xil_DCacheDisable() 禁用 cache 后设计通过
Vivado 2018.2 仿真忽略 HDL 修改需删仿真文件
疑似缓存损坏，需关闭 Vivado 后删除仿真缓存文件夹再重启
A53与R5共享内存数据不更新如何解决
关闭两侧cache后共享内存通信可用，但原因未明
Vivado打包自定义IP报错无法删除.cache目录
删除.cache并在TCL控制台切换到项目目录后可成功打包IP

相关标签

Vivado 2HDMI 1Zynq 1Vivado HLS 1custom IP 1simulation 1R5 1IP_Packaging 1TCL 1

只做要点整理、非原文转载；帖中没给出结论的标注「社区未闭环」，技术细节以原帖与 AMD 官方文档为准。

← 返回 AMD 社区问答速查（1191 条）